基于CPLD的信道編解碼器的設計與實現(xiàn) 作者： 時間：2011-05-30 來源：網(wǎng)絡 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 2．2．2 插“B”模塊的實現(xiàn) 插“B”模塊的建模思路是當相鄰“V”符號之間有偶數(shù)個非0符號時，把后一小段的第1個“0”變換成一個“B”符號?？捎靡粋€4位的移位寄存器來實現(xiàn)延遲，這樣經(jīng)插“V”處理過的碼元，可在同步時鐘的作用下同時進行是否插“B”的判決，等到碼元從移位寄存器里出來的時候，就可以決定是應該變換成“B”符號，還是照原碼輸出。輸出端用“11”表示符號“V”，“01”表示“1”碼，“00”表示“0”碼，“10”表示符號“B”。VHDL的結(jié)構(gòu)代碼如artb： 上一頁 1 2 3 下一頁
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