CPLD在DSP系統(tǒng)中的應用設計
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2.2 BOOT模式的實現(xiàn)
為了滿足在復位有效期間對相應管腳進行配置，在復位無效時，使管腳進入高阻態(tài)。以其中一個管腳為例，采用Verilog語言，用如下語句實現(xiàn)該功能：
assign hd0=(tp4)?rst_hd0:1′bz;
//復位有效期間，tp4為1，hd=rst_hdo，即為設定值；復位無效時，tp4=0,hd 為高阻態(tài)。
因為DSP自舉有特定的時間要求，在復位信號結束后，配置管腳的值必須至少保持25ns。通過對復位信號作一定的延時，可以滿足要求。采用CPLD將信號作一定的延時，并不能簡單地在信號后串接一些非門或其它門電路，因為開發(fā)軟件在綜合設計時會將這些門作為冗余邏輯處理，達不到延時的效果。所以采用高頻時鐘驅動一移位寄存器，對移位寄存器進行正確的設置后，輸出即為延時后的數(shù)據(jù)。語句如下：
always@(posedge eclkout2) //采用dsp的clkout=100MHz 二分頻后作延時
begin
if(svs_rst_) //svs_rst_低電平，count始終置1010
begin
count=4'b1010;
end
else if(count==4'b0000) //0000則保持
begin
count=4'b0000;
end //svs_rst_高電平，count
開始計數(shù)
else
begin
count=count+4'b0001; //記六次至0000
end
end
assign tp4=count[3];
仿真效果如圖4所示。由仿真波形可見，CPLD的信號輸出完全符合DSP BOOT 的兩個要求。本文引用地址：http://butianyuan.cn/article/191213.htm
2.3 HPI口接口邏輯的實現(xiàn)
圖像壓縮編碼器通過DSP的 HPI口與網(wǎng)絡模塊連接，實現(xiàn)圖像的網(wǎng)絡傳輸。TMS320C6202的HPI口是指其擴展總線的主機口接口部分。經(jīng)過編碼器編碼后的MPEG-4圖像數(shù)據(jù)以幀為單位存放在DSP內部存儲器中，外部主機通過HPI口讀取。現(xiàn)以MCF5272微處理器與HPI口通信為例進行說明。
MCF5272將10/100MB以太網(wǎng)控制器和一個USB模塊等通信外圍設備結合起來, 是一款高集成的ColdFire微處理器。詳見參考文獻[4]。
MCF5272與TMS320C6202連接采用異步從屬工作方式，MCF5272作為上行機，TMS320C6202作為從屬機。由MCF5272高位地址線模擬XCNL、XR_W信號，TMS320C6202的多功能串行口3工作在GPIO模式下模擬信號，為MCF5272提供主機口中斷。本系統(tǒng)由CPLD——MAX7000編程實現(xiàn)兩者硬件接口。仿真后的時序如圖5所示，實驗證明可以滿足雙方時序要求，實現(xiàn)數(shù)據(jù)傳輸。
以上所討論的邏輯并不復雜，采用74系列在一定程度上說也可以完成。但是，采用CPLD具有以下優(yōu)勢：體系結構和邏輯單元靈活、集成度高、適用范圍廣，因而采用CPLD的方案。
在開發(fā)階段，通過硬件實現(xiàn)的控制信號往往不能確定，需要試驗驗證。而CPLD因其具有靈活性，逐漸成為DSP進行信號處理不可或缺的協(xié)處理器。將相關控制信號接入CPLD，只需通過簡單的編程即可實現(xiàn)各種需要的邏輯，避免了硬件上的改動，使硬件邏輯控制更加方便靈活，對類似設計具有普遍意義。文中討論的防抖動以及CPLD延時程序對于類似設計也有一定的借鑒意義。
本文介紹的CPLD在基于DSP的MPEG-4編碼壓縮模塊的系統(tǒng)中的應用實例，已通過下載驗證。應用在工程實踐中，結果表明該設計是方便靈活且正確有效的。
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