基于Cyclone III FPGA的DDR2接口設(shè)計(jì)分析
加入技術(shù)交流群
表5 FPGA的Bottom邊Bank中DM的分配
了解清楚FPGA中的DQS，DQ和DM分配，我們?cè)賮砜纯?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/DDR2">DDR2的架構(gòu)。DDR2選用Micron生產(chǎn)的MT47H16M16BG-5E，其大小為16M×16bit，每一片分為4個(gè)Bank，每個(gè)Bank為4M×16bit。如果看到×16，你就認(rèn)為這是一片×16架構(gòu)的DDR2，再按照FPGA上×16架構(gòu)的管腳去設(shè)計(jì)，那就大錯(cuò)特錯(cuò)了。
雖然該DDR2是16位的帶寬，但其卻有兩個(gè)DQS，分別是LDQS和UQDS，也就是說其實(shí)兩個(gè)DQS分別采樣低8位和高8位數(shù)據(jù)。請(qǐng)注意，即使是32位帶寬的DDR，其也有4個(gè)DQS，每個(gè)DQS也僅采樣8位數(shù)據(jù)。至于有沒有一個(gè)DQS能采樣16位或32位數(shù)據(jù)的DDR，這就不為人知了。
確定了DDR2的架構(gòu)，就確定了DDR2和FPGA的DQS，DQ和DM的連接方式。由于我們采用的是×8架構(gòu)的DDR2，所以一組內(nèi)的DQ僅需要8個(gè)，而有的DQS帶有9個(gè)DQ，在選用該DQ的時(shí)候只要任意選取其中的8個(gè)就可以。
在SSTL-18電平標(biāo)準(zhǔn)中，為了實(shí)現(xiàn)更高的信號(hào)頻率，輸入信號(hào)需要和一個(gè)參考電壓（VREF）進(jìn)行比較輸出后才被認(rèn)為是實(shí)際輸入。因?yàn)镈DR2采用1.8V的SSTL電平進(jìn)行數(shù)據(jù)傳輸，所以DDR2所在FPGA 的Bank電壓必須是1.8V，F(xiàn)PGA就必須在該Bank使用VREF參考電壓。在FPGA的每個(gè)Bank都有兩個(gè)VREF參考電壓輸入，該Bank的I/O分屬這兩個(gè)VREF組，如在Bank3存在VREFB3N0和VREFB3N1。
當(dāng)FPGA的一個(gè)Bank存在VREF輸入或雙向的管腳時(shí)，為了防止輸出的開關(guān)噪聲轉(zhuǎn)移到VREF和限制輸送到VCCIO的噪聲水平，F(xiàn)PGA輸入輸出IO的位置有如下限制（BGA封裝的FPGA）：
• 每個(gè)VREF最多支持32個(gè)輸入；
• 在Top和Bottom Bank每12個(gè)連續(xù)的管腳最多只支持9個(gè)輸出。在Right和Left Bank每14個(gè)連續(xù)的管腳最多只支持9個(gè)輸出；
• 在VREF和輸出管腳（除了DQ和DQS）之間必須用兩個(gè)輸入或空腳進(jìn)行隔離。一般是空著，因?yàn)檩斎霑?huì)因?yàn)檩敵龉苣_引來的噪聲而導(dǎo)致讀入不正確；
• 如果不需VREF參考，一般在一個(gè)BANK中只要全部是同組數(shù)據(jù)總線或地址總線時(shí)，輸出個(gè)數(shù)不受限制（即受同一個(gè)OE控制的不受限制）。如果不是同一個(gè)OE控制就要滿足上面約束關(guān)系，以及驅(qū)動(dòng)型接口要考慮驅(qū)動(dòng)能力。
圖4所示，輸出腳必須和VREF用兩個(gè)輸入或空腳進(jìn)行隔離。另外，由于DDR2的地址和控制線都是輸出管腳，所以在手動(dòng)分配管腳的時(shí)候很容易超出2所述的限制，而且FPGA是BGA封裝，只從SYMBOL上很難看出管腳的連續(xù)性。FPGA的管腳在外部看來是方陣排列，但其在FPGA的內(nèi)部卻是線性的排列，所以硬件設(shè)計(jì)時(shí)最好通過軟件去看管腳的連續(xù)性。在原理圖設(shè)計(jì)分配DDR2所在Bank的輸出管腳時(shí)，建議采用Quartus II軟件自動(dòng)分配，這樣才能更好地避免錯(cuò)誤。
圖4 FPGA Output Pad
此外，還要注意：
• 在Cyclone III系列的FPGA中，不支持差分的DQS，該FPGA的IP只在寫模式下用到DQS，在讀數(shù)據(jù)時(shí)不用（因?yàn)镮P復(fù)位時(shí)IP會(huì)發(fā)送接收訓(xùn)練序列自校正產(chǎn)生捕獲時(shí)鐘）；
•多余不用的DQ可以當(dāng)做普通I/O使用；
• Quartus II軟件自動(dòng)分配管腳時(shí)不會(huì)區(qū)分同一組的DQ和DM，即DQ和DM可以互換（在EP3C16時(shí)僅有TOP邊的DQ和DM可以互換）；
• DDR2的地址和控制線在FPGA上沒有專用管腳，可以任意使用其它IO（只要符合輸入輸出位置限制）；
• 可以使用任何一對(duì)臨近的差分I/O管腳當(dāng)作DDR2的時(shí)鐘。本文引用地址：http://butianyuan.cn/article/191226.htm
評(píng)論