一種基于FPGA核系統(tǒng)的智能429-422信號(hào)轉(zhuǎn)換模塊的設(shè)
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時(shí)間：2011-04-13
來(lái)源：網(wǎng)絡(luò)
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2．1．1 串行總線控制邏輯設(shè)計(jì)
為了將用戶(hù)自定制的串行總線控制邏輯接入NiosⅡ系統(tǒng)，必須將其掛入Avalon總線。串行總線控制邏輯在設(shè)計(jì)上必須實(shí)現(xiàn)兩類(lèi)端口：一類(lèi)為Avalon總線端口，Avalon總線時(shí)序由NiosⅡ系統(tǒng)實(shí)現(xiàn)，用戶(hù)在邏輯設(shè)計(jì)時(shí)可暫不作考慮；另一類(lèi)為串行總線控制端口。串行總線讀操作時(shí)序如圖3所示，圖中給出了操作時(shí)各信號(hào)的時(shí)序保持關(guān)系。本文引用地址：http://butianyuan.cn/article/191238.htm
讀時(shí)序在設(shè)計(jì)上可以抽象為一個(gè)有限狀態(tài)機(jī)，如圖4所示。其工作流程為：無(wú)數(shù)據(jù)傳輸時(shí)，狀態(tài)機(jī)停留在空閑狀態(tài)；若有數(shù)據(jù)操作請(qǐng)求時(shí)，進(jìn)入“地址有效”的狀態(tài)；再進(jìn)入“讀信號(hào)有效”狀態(tài)，依次完成“數(shù)據(jù)讀取”、“操作安全間隔”狀態(tài)(FPGA片外器件要求的兩次操作之間的最小間隔)?？紤]到異常產(chǎn)生后狀態(tài)機(jī)的穩(wěn)定性，每個(gè)狀態(tài)都可以在異常產(chǎn)生時(shí)返回到默認(rèn)的“空閑”狀態(tài)。同時(shí)，有些狀態(tài)作了些等待延時(shí)，是為了讓控制邏輯與FPGA外部較慢速的器件進(jìn)行時(shí)序匹配。串行總線寫(xiě)操作時(shí)序與讀操作時(shí)序相類(lèi)似。
2．1．2 429總線控制邏輯設(shè)計(jì)
429總線控制邏輯設(shè)計(jì)和串行總線控制邏輯設(shè)計(jì)方法與上文所述類(lèi)似，這里不再重復(fù)。
評(píng)論