基于FPGA的8PSK軟解調(diào)的研究與實(shí)現(xiàn)

　　從式（2）和式（3）可以看出，每計(jì)算一比特的LLR，都需要平方、指數(shù)和對(duì)數(shù)運(yùn)算，因此LLR 算法具有較高的運(yùn)算復(fù)雜度和較大的資源開銷，尤其是硬件實(shí)現(xiàn)指數(shù)、對(duì)數(shù)復(fù)雜度高，所以LLR 算法不適合FPGA 實(shí)現(xiàn)。而最大值（MAX）算法能有效避免計(jì)算每比特對(duì)數(shù)似然值的指數(shù)和對(duì)數(shù)運(yùn)算，其原理如式（4）所示。

　　由式（3）和式（4）可知，簡化以后的MAX 算法如下式（5）所示，對(duì)于式（3）和式（5）可知，LLR 算法在硬件上很難實(shí)現(xiàn)指數(shù)和對(duì)數(shù)運(yùn)算，而MAX 算法只需要簡單的加減運(yùn)算和少數(shù)乘法運(yùn)算，易于工程硬件實(shí)現(xiàn)，因此選取MAX 算法作為硬件實(shí)現(xiàn)的最終方案。

　　2 算法性能分析

　　通過MATLAB 仿真平臺(tái)，做了如下性能仿真對(duì)比分析。

　　由MATLAB 產(chǎn)生一組隨機(jī)序列，長度為10 萬個(gè)編碼塊，每個(gè)編碼塊為4 032 bit，再經(jīng)過碼率為1/2 的LDPC 編碼模塊，通過對(duì)應(yīng)的8PSK 調(diào)制，在Eb/N0 為4 dB 到7 dB 的區(qū)間內(nèi)，分別經(jīng)過LLR 最優(yōu)算法、浮點(diǎn)MAX 算法、定點(diǎn)MAX 算法算出對(duì)數(shù)似然比，最后分別經(jīng)過LDPC 譯碼模塊，得出誤碼性能。