數(shù)字中頻式頻譜儀的分辨率帶寬設(shè)計(jì)

　　2 數(shù)字中頻處理邏輯

　　近年來，F(xiàn)PGA器件在工藝及邏輯規(guī)模方面的快速發(fā)展和成本的不斷降低，利用FPGA器件來實(shí)現(xiàn)高速專業(yè)數(shù)字下變頻模塊已經(jīng)成為系統(tǒng)設(shè)計(jì)中的常用方法。FPGA芯片中不僅集成了大量的可編程邏輯資源，還包含了豐富的數(shù)字信號處理的硬核和固核資源，故能滿足多種系統(tǒng)的數(shù)字應(yīng)用和設(shè)計(jì)，且IP核資源豐富，實(shí)現(xiàn)起來靈活快速，性能穩(wěn)定，可以滿足高速時(shí)序要求。

　　FPGA IP核是預(yù)先設(shè)計(jì)好的功能模塊，一般采用參數(shù)可配置的結(jié)構(gòu)，并可以通過Core Gener-ator工具調(diào)用。數(shù)字下變頻的設(shè)計(jì)可用正交數(shù)字解調(diào)的數(shù)控振蕩器(NCO) 和乘法器，并分別調(diào)用IP核DDS Compiler 4.0和Multiplier 11.2來實(shí)現(xiàn)，其中DDS Compiler可以提供SINE和COSINE兩個(gè)通道。在抽取濾波設(shè)計(jì)中，圖1所示的多組濾波器均可通過調(diào)用IP核(CIC Compiler 1.3和FIR Compiler5.0) 來實(shí)現(xiàn)。CIC Compiler 1.3可提供輸入數(shù)據(jù)采樣率、工作頻率、以及可編程抽取等多種參數(shù)的設(shè)定； HB濾波器和FIR 濾波器均采用FIRCompiler 5.0，該IP核可以導(dǎo)入*.coe格式的濾波系數(shù)，并通過導(dǎo)入不同的系數(shù)來區(qū)分不同類型的濾波器。它同時(shí)提供有不同濾波器結(jié)構(gòu)類型的設(shè)定，包括乘累加結(jié)構(gòu)、基于DA算法結(jié)構(gòu)和多相濾波結(jié)構(gòu)以及輸入數(shù)據(jù)采樣率和工作頻率等基本濾波器參數(shù)的設(shè)定。

　　數(shù)字下變頻模塊的整體設(shè)計(jì)如圖2所示，由于I、Q兩路對稱，為了方便，這里只描述Q路的數(shù)字下變頻實(shí)現(xiàn)過程。本設(shè)計(jì)采用Xilinx公司的Spartan–3A–DSP系列FPGA芯片來實(shí)現(xiàn)，它整合了DSP48A模塊，并含有豐富的乘法器資源，適合數(shù)字信號處理模塊的實(shí)現(xiàn)，且成本和功耗都很低。

圖2 數(shù)字下變頻模塊整體設(shè)計(jì)

　　處理模塊按數(shù)字下變頻原理，可依次實(shí)現(xiàn)正交解調(diào)、抽取濾波和FIR濾波，最終得到基帶信號。該模塊共有三個(gè)輸入，信號輸入為A/D轉(zhuǎn)換器的輸出序列，位數(shù)14-bit，采樣率為100MSPS，中心頻率為21.4MHz，這決定了數(shù)字中頻中NCO輸出位數(shù)可同設(shè)為14 -bit，輸出頻率設(shè)為21.4MHz。

　　時(shí)鐘輸入是A/D轉(zhuǎn)換器輸出序列的隨路時(shí)鐘，頻率為100MHz，可作為處理模塊的工作時(shí)鐘。

　　在FPGA設(shè)計(jì)平臺的ISE中，BUFG是全局緩沖，它連接的是芯片中的專用時(shí)鐘資源，目的是減少信號的傳輸延時(shí)，提高驅(qū)動能力，這對于時(shí)序電路中的關(guān)鍵時(shí)鐘信號是非常重要的。DCM是數(shù)字時(shí)鐘管理單元，具有最小的時(shí)鐘延遲和抖動，故可采用DCM+BUFG方法將時(shí)鐘輸入分配為FPGA時(shí)鐘。而使用全局時(shí)鐘資源則可保證時(shí)序同步。

　　帶寬輸入為分辨率帶寬步進(jìn)輸入，它決定了待分析帶寬B (RBW) 和濾波器組的抽取。操作時(shí)，首先可由待分析帶寬確定最后一級FIR濾波器的3dB帶寬和輸入采樣率，然后再根據(jù)A/D采樣率與FIR輸入采樣率的比值來確定CIC濾波器抽取因子和HB濾波器級聯(lián)級數(shù)。

　　另外，在模塊整體設(shè)計(jì)中，位數(shù)處理也是一個(gè)關(guān)鍵，它由帶寬步進(jìn)輸入決定，可調(diào)整各個(gè)部分的二進(jìn)制輸出位寬。因?yàn)闉V波的卷積運(yùn)算為乘累加運(yùn)算，這會導(dǎo)致濾波器的輸出位數(shù)增多，可在輸出精度和準(zhǔn)確度滿足要求的情況下，在正交解調(diào)和每一級濾波器后做位數(shù)處理，這樣的方法一是為了防止多余的輸出位數(shù)在后級濾波器中累加，從而節(jié)省FPGA邏輯資源； 二是為了調(diào)整濾波器組的輸出幅度，以避免在不同帶寬選擇時(shí)輸出幅度不一致。

　　3 分辨率帶寬設(shè)計(jì)

　　本設(shè)計(jì)的分辨率帶寬范圍為1kHz～3MHz，按1–3–10步進(jìn)變換，共8個(gè)檔位。分辨率帶寬步進(jìn)輸入如表1所列，每一個(gè)步進(jìn)均決定了相應(yīng)的CIC抽取因子和HB的級聯(lián)級數(shù)，同時(shí)也決定了最后一級FIR濾波器的輸入數(shù)據(jù)和相應(yīng)采樣率。

表1 抽取因子分配表(采樣率100MSPS)