一款基于FPGA的RFID閱讀器設(shè)計(jì)

圖4 軟件部分程序執(zhí)行流程。

　　4 閱讀器的實(shí)現(xiàn)

　　本文使用日立產(chǎn)射頻模塊、2.4GHz 電子標(biāo)簽、Xilinx Spartan-3 LC1500 開發(fā)板、Xilinx PlatformStudio 7.1i 集成開發(fā)環(huán)境和Xilinx ISE 7.1i 集成開發(fā)環(huán)境硬件連接見圖5。FPGA 開發(fā)板設(shè)計(jì)一個串口連接射頻模塊，用于向射頻模塊發(fā)送標(biāo)簽操作命令和接收標(biāo)簽的信息。圖中URAT 為設(shè)計(jì)的串口，G16和H16 為FPGA 的I/O 引腳，74LS04 為電平轉(zhuǎn)換模塊。1602 為液晶顯示模塊。

圖5 硬件連接。

　　4.1 FPGA 中的CPU 模塊

　　嵌入式CPU 的設(shè)計(jì)是SOC 設(shè)計(jì)的核心。FPGA可以方便地實(shí)現(xiàn)嵌入式CPU 核[6]，在FPGA 器件中嵌入式CPU 有硬核和軟核兩種,如Xilinx 的VirtexII器件中含有CPU 硬核POWERPC401 核，Altera 的Excalibur 器件中含有PowerTrace 核；軟核如Xilinx的PicoBlaze 和MicroBlaze， Altera 的Nios, Tensilica的Xtensa 和OpenCores 的OpenRISC 軟核。硬核提供了豐富的指令和功能,但不能改變其電路結(jié)構(gòu)。硬核具有高速和高效的優(yōu)點(diǎn)，但熟悉和充分掌握硬核的使用比較困難，硬核并不是所有的FPGA 器件都有的。而軟核是用VHDL 語言設(shè)計(jì)實(shí)現(xiàn)，設(shè)計(jì)者可以根據(jù)具體需要進(jìn)行設(shè)計(jì)或?qū)浐诉M(jìn)行適當(dāng)?shù)男薷?，適當(dāng)增加或減少硬件電路，如寄存器數(shù)量，RAM容量和總線寬度等，,提高芯片利用率，,還可以提高CPU 運(yùn)行速度，并且軟核還具有使用靈活和低成本的特點(diǎn)。本文使用的是Microblaze 軟核。

　　4.2 實(shí)現(xiàn)過程

　　在集成開發(fā)環(huán)境中添加LCD、 URAT 和DIP的軟件IP 核，其中DIP 用于模擬鍵盤輸入。然后配置各個接口IP 核的總線類型、地址范圍和外部端口，在項(xiàng)目的UCF 文件中配置接口IP 核的引腳和FGPA 的I/O 的連接關(guān)系。

　　從串口接收數(shù)據(jù)有兩種方法：一種是采用定時器讀；另一種采用串口的中斷服務(wù)程序來讀。采用定時器消耗資源比較大，本文采用串口中斷的方法，當(dāng)串口有數(shù)據(jù)到達(dá)時，激活串口中斷服務(wù)程序，在中斷服務(wù)程序中讀出串口緩沖區(qū)的數(shù)據(jù)，然后寫道FIFO 對列。

　　URAT 中斷服務(wù)程序的主要代碼如下：

　　Void XUartLite_InterruptHandler （ XUartLite *

　　InstancePtr）

　　/*判斷Uart 緩沖區(qū)是否為空*/

　　if(!XUartLite_mIsReceiveEmpty(RS232_BASEADD

　　R))

　　{

　　/*接收URAT 數(shù)據(jù)*/

　　Data=XUartLite_RecvByte(RS232_BASEADDR);//

　　/*寫入FIFO 緩沖隊(duì)列*/

　　Add_Queue(Data);

　　}

　　其中FIFO 緩沖隊(duì)列是由一個自定義的數(shù)據(jù)結(jié)構(gòu)和對它的操作實(shí)現(xiàn)的。

　　下面是主程序的主要代碼。