基于FPGA的人工神經(jīng)網(wǎng)絡系統(tǒng)的實現(xiàn)方法

使用3輸入的乘法器計算△w02，4輸入的乘法器計算△w2．5輸入的乘法器計算△w01，6輸入的乘法器計算△w1，這樣并行計算△w02、△w2、△wO1、△w1。
3．2．3 系統(tǒng)控制模塊的設計
該系統(tǒng)控制模塊由一個計數(shù)器組成，計數(shù)器的輸入信號有：時鐘信號、啟動運算信號start、最大訓練次數(shù)maxcount、誤差信號e、 誤差容限eps，樣本數(shù)目；輸出信號有：前向傳輸控制信號enl，求誤差控制信號en2、反向傳輸控制信號en3、權值調(diào)整控制信號en4、權值讀寫信號 en5、讀樣本地址信號，訓練次數(shù)count。
3．3 基于FPGA的芯片和仿真軟件選型
芯片選型要考慮的因素有：硬件資源，例如LE個數(shù)、PLL個數(shù)、RAM個數(shù)；核心及外設電壓標準、功耗；軟件工具的功能對VHDL語言的支持；市場上專業(yè)開發(fā)板的支持。
本系統(tǒng)設計采用Altera公司Cyclonell系列的EP2C20Q240C8型FPGA。器件EP2C20Q240C8片內(nèi)資源豐富，邏輯單元共18752個，最大用戶輸入輸出引腳為142個，器件EP2C20Q240C8還內(nèi)嵌RAM，共208 KB，包含4個PLL，同時支持Nios軟核處理器。EP2C20Q240C8型FPGA的核心電壓是1．2 V，I／O電壓是3．3 V。而綜合軟件則使用Altera公司的QuallusⅡ6.1。

4 實驗驗證
將該BP網(wǎng)絡用來實現(xiàn)函數(shù)逼近，取網(wǎng)絡為l-5-l(輸入、輸出層神經(jīng)元數(shù)為1，隱層神經(jīng)元數(shù)為5)，本系統(tǒng)測試了很多函數(shù)，現(xiàn)將其中2例測試結果列出， 如圖4所示，(圖中實線為目標曲線，+線為逼近曲線)。由測試結果可以看出，對于函數(shù)中比較平坦的地方，該系統(tǒng)擬合結果不太理想，對于不同的網(wǎng)絡結構，網(wǎng) 絡模型的誤差或性能和泛化能力也不一樣，一般地，隨著網(wǎng)絡結構的變大，誤差變小。通常，在隱層節(jié)點數(shù)增加的過程中，網(wǎng)絡誤差會出現(xiàn)迅速減小然后趨于穩(wěn)定的 一個階段，因此，合理的隱層節(jié)點數(shù)應取誤差迅速減小后基本穩(wěn)定時的隱層節(jié)點數(shù)。合理網(wǎng)絡模型是必須在具有合理隱層節(jié)點數(shù)、訓練時沒有發(fā)生“過擬合”現(xiàn)象、 求得全局極小點和同時考慮網(wǎng)絡結構復雜程度和誤差大小的綜合結果。設計合理的BP網(wǎng)絡模型的過程是一個不斷調(diào)整參數(shù)的過程，也是一個不斷對比結果的過程， 比較復雜且有時還帶有經(jīng)驗性。
例l：待測函數(shù)y=x2，測試結果如圖4所示。

例2：待測函數(shù)，測試結果如圖5所示。

5 結論
以BP網(wǎng)絡為例提出了神經(jīng)網(wǎng)絡硬件實現(xiàn)方法。應該說明的是：這種方法并非只適合于BP網(wǎng)絡，由于神經(jīng)網(wǎng)絡都具有大規(guī)模并行的簡單運算的特點，所以可以將此方法推廣至更多類型的神經(jīng)網(wǎng)絡。
本系統(tǒng)在參考前人工作的基礎上，綜合考慮了各種因素，用VHDL硬件描述語言設計并實現(xiàn)了該系統(tǒng)，從測試結果來看，本文所設計的BP神經(jīng)網(wǎng)絡不但達到了一 定的數(shù)據(jù)精度，也能滿足一般場合下的速度處理要求。此嘗試的成功將改變人工神經(jīng)網(wǎng)絡的研究局限于算法和應用等領域的現(xiàn)狀，也必將極大促進神經(jīng)網(wǎng)絡研究的進 一步發(fā)展，這也將推動神經(jīng)網(wǎng)絡硬件在相關應用領域中的實用化。