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基于FPGA的RGB到Y(jié)CrCb顏色空間轉(zhuǎn)換

作者: 時間:2010-07-12 來源:網(wǎng)絡(luò) 收藏


式中的除法運算可以通過截斷低位數(shù)據(jù)的方法實現(xiàn),在截斷數(shù)據(jù)時,對截去小數(shù)部分判斷,采用4舍5入的方法,當(dāng)截去部分的最高位是1時,有進(jìn)位,最高位是0時,直接舍去。用VHDL語言描述式(3)的轉(zhuǎn)換算法,輸入R’,G’,B’是8位無符號二進(jìn)制數(shù),進(jìn)行加減運算時,需要做符號位補位。

本文引用地址:http://butianyuan.cn/article/191650.htm

在每個運算部件(包括乘法和加減法器)的輸出以及系統(tǒng)的輸入/輸出之間加上緩存寄存器,實現(xiàn)流水線設(shè)計。能提高資源利用率,加快運算速度,寄存器級數(shù)由運算延時大小決定。在輸出端用計數(shù)器控制運算開始時的噪音輸出。箝位電路控制輸出數(shù)據(jù)范圍滿足間的要求。

4 仿真結(jié)果
在xilinx的Virtex4-FX平臺實現(xiàn)現(xiàn)圖1的電路結(jié)構(gòu),用ISE軟件仿真。資源使用情況如下:

時序仿真結(jié)果如圖2所示。


通過圖2可以驗證轉(zhuǎn)換算法的正確性。在使能信號en有效后,經(jīng)過6個時鐘的運算時延,輸出端有轉(zhuǎn)換結(jié)果輸出,輸出結(jié)果四舍五入,誤差為O.5,比以往算法提高了變換結(jié)果的精度。

5 結(jié)語
通過對轉(zhuǎn)換算法的研究,推導(dǎo)出適合在上實現(xiàn)的新算法,算法優(yōu)點突出。算式中乘法器采用DSP48 Slice模塊實現(xiàn),提高了轉(zhuǎn)換算法的運算速度。從綜合報告可以看出,除了使用5個DSP48s外,其他資源使用的比較少。運算速度最大能夠達(dá)到189 MHz,能夠充分滿足運算量大,實時性要求高的應(yīng)用。


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