基于FPGA平臺的抗DPA攻擊電路級防護(hù)技術(shù)研究
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1．3 預(yù)充電技術(shù)的實現(xiàn)
普通邏輯門不能提供持續(xù)轉(zhuǎn)換活動，邏輯門的輸入不變將導(dǎo)致門的數(shù)據(jù)獨立。解決這個問題要通過增加預(yù)充電電路來提供變換。當(dāng)時鐘為高時，連接預(yù)充電電路輸入一個預(yù)充電相位，連接點變化到邏輯O；當(dāng)時鐘為低時，電路輸入計算相位，實際計算完成。在FPGA上采用預(yù)充電邏輯的目的是要求在預(yù)充電相位期間slice的輸出必須是邏輯O，有兩種方式來完成。在一個Xilinx的slice中，每個LUT后跟著專門的多路選擇器和內(nèi)存單元，可配置為寄存器或鎖存器。這里考慮使用多路復(fù)用器和內(nèi)存單元來實現(xiàn)預(yù)充電，每種方法各有優(yōu)點和缺點：
(1)使用時鐘控制的多路復(fù)用器來實現(xiàn)預(yù)充電功能。將每個片子中單獨的內(nèi)存單元作為寄存器，但是除了寄存器的普通時鐘還要分配一個反向時鐘。這種方法的缺點是復(fù)制一個時鐘信號并生成直接和互補(bǔ)信號將明顯增加功耗和電路面積，布線也將復(fù)雜化。
(2)使用內(nèi)存單元作為帶有反向使能輸入的異步清零鎖存器來實現(xiàn)預(yù)充電功能。只需要一個單獨信號給寄存器和預(yù)充電鎖存器，預(yù)充電功能由連接反向使能輸入和鎖存器的清零輸入實現(xiàn)，使用這種方法的缺點是專門設(shè)計的寄存器存儲器需要一個單獨的slice。
2 DES加密模塊的實現(xiàn)
要在FPGA上實現(xiàn)安全防護(hù)結(jié)構(gòu)來確保關(guān)鍵部件的功耗恒定。這里選擇從雙軌和預(yù)充電技術(shù)在FPGA上實現(xiàn)旁路安全防護(hù)邏輯。當(dāng)前的技術(shù)水平需要在FPGA上進(jìn)行精確控制布局和布線。下面從S盒硬件宏的實現(xiàn)和DES加密核的實現(xiàn)來介紹基于FPGA的DES加密模塊實現(xiàn)。
2．1 S盒硬件宏的實現(xiàn)
S盒的設(shè)計是DES算法關(guān)鍵部分，S盒設(shè)計的優(yōu)劣將影響整個算法性能。在采用FPGA實現(xiàn)時，應(yīng)從資源和速度的角度出發(fā)，有效利用FPGA可配置屬性，充分考慮器件內(nèi)部結(jié)構(gòu)，盡可能使兩者都達(dá)到最優(yōu)。在設(shè)計中，由于綜合工具的介入，所輸出的網(wǎng)表很難被設(shè)計者所理解，同時要找到一種更好的方法來控制組合電路，因此要建立硬件宏模塊，簡稱硬宏。這與傳統(tǒng)的設(shè)計流程不同之處是要充分利用：FPG Editor的功能，目的是從FPGA底層結(jié)構(gòu)的配置上實現(xiàn)雙軌和預(yù)充電技術(shù)。
通過Xilinx提供的FPGA Editor工具，首先讀入布局布線后輸出的NCD文件，并將其轉(zhuǎn)化為新的NVD文件，再送往BitGen軟件，進(jìn)行布局布線的優(yōu)化，最終在FPGA內(nèi)部來建立目標(biāo)電路，把它存為一個宏文件便于在上層進(jìn)行調(diào)用。要注意兩個問題：建立硬宏需要進(jìn)入到slice內(nèi)部，準(zhǔn)確控制Slice內(nèi)部的器件選擇和器件之間的連線，防止設(shè)計出錯；宏的功能驗證要建立仿真模型，直接編寫一個行為仿真模型后在上層設(shè)計中調(diào)用這個仿真模型，要確保仿真模型和宏之間的一致性。
2．2 DES加密核的實現(xiàn)
DES算法的基本流程如下：首先，輸入明文通過初始置換，將其分成左、右各為32位的兩個部分，然后進(jìn)行16輪完全相同的運算。經(jīng)過16輪運算后，左、右半部分合并在一起經(jīng)過一個末置換(初始置換的逆置換)，于是整個算法結(jié)束。在每一輪運算中，密鑰位移位，然后再從密鑰的56位中選取48位。通過一個擴(kuò)展置換，將數(shù)據(jù)的右半部分?jǐn)U展為48位，并通過一個異或操作與一個48位密鑰結(jié)合，通過8個S盒將這48位替代成新的32位數(shù)據(jù)，再通過一級置換操作，這四步操作即為函數(shù)f。
S盒是DES中的非線性模塊，直接決定DES算法的安全性。在函數(shù)f的實現(xiàn)中，采用上面的思路，使用例化調(diào)用了S盒。DES加密核的VHDL設(shè)計思路如下：首先調(diào)用庫函數(shù)構(gòu)造ROM，然后使用VHDL語句進(jìn)行行為描述。這種方法要結(jié)合器件的內(nèi)部結(jié)構(gòu)，對于小容量的ROM采用數(shù)組描述，大容量的ROM應(yīng)采用元件的方式來實現(xiàn)。在VHDL設(shè)計中，庫函數(shù)、子程序的調(diào)用以及元件的調(diào)用和使用間接變量，都是影響速度的主要因素。由此得到DES Core的接口定義如下：
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