基于FPGA的DDR內(nèi)存條的控制

初始化的過(guò)程為：(1)上電后，延時(shí)200us等待時(shí)鐘穩(wěn)定，然后將CKE拉高，執(zhí)行一次NOP或者DESELECT操作。(2)執(zhí)行一次precharge all操作。(3)設(shè)置擴(kuò)展模式寄存器(BAl為低電平BA0為高電平)使能DLL。(4)設(shè)置模式寄存器(BAl，BA0均為低電平)復(fù)位DLL。(5)執(zhí)行一次pre-charge all指令。(6)再經(jīng)過(guò)2個(gè)自刷新(Auto refresh)指令后再次設(shè)置模式寄存器設(shè)置操作模式。(7)延時(shí)200個(gè)周期才能進(jìn)行讀操作。DDR SDRAM的擴(kuò)展模式寄存器和模式寄存器的定義如圖2和圖3所示。

完成初始化后進(jìn)入圖1中的IDEL狀態(tài)，此時(shí)可以進(jìn)行讀寫操作。在進(jìn)行寫操作時(shí)，首先要進(jìn)入Row active狀態(tài)，此時(shí)選中要操作的bank與row。然后執(zhí)行NOP操作等待tRCD的時(shí)間后可以進(jìn)入寫狀態(tài)。

2 內(nèi)存條電路設(shè)計(jì)
由于DDR SDRAM采用的時(shí)鐘頻率較高，加上DDRSDRAM的數(shù)據(jù)率為時(shí)鐘速率的兩倍，DDR SDRAM對(duì)時(shí)鐘質(zhì)量的要求很高，必須保證時(shí)鐘上升沿的時(shí)間小于5％的時(shí)鐘周期。DDR SDRAM的數(shù)據(jù)線與相對(duì)應(yīng)的數(shù)據(jù)采樣信號(hào)(DQS)的長(zhǎng)度要盡量相等，來(lái)保證數(shù)據(jù)的采樣窗口盡量要大一些。由于信號(hào)質(zhì)量要求高，我們將所有的信號(hào)線都采用微電線和帶狀線來(lái)傳輸。使用FPGA和內(nèi)存條的IBIS模型進(jìn)行仿真來(lái)保證設(shè)計(jì)中信號(hào)的完整性，我們將信號(hào)分為3類，第一類，由FPGA到DDR SDRAM的時(shí)鐘差分信號(hào)；第二類，由FPGA到DDR SDRAM的控制線；第三類，F(xiàn)PGA與DDR SDRAM之間的雙向傳輸線。對(duì)三類IBIS模型的herperlinx仿真如圖4：

通過(guò)仿真我們可以確定3類信號(hào)線中帶狀線和微帶線板厚，銅厚，以及信號(hào)線的線寬，線長(zhǎng)等參數(shù)。

3 FPGA對(duì)DDR SDRAM的控制
本設(shè)計(jì)中使用的FPGA是ALTERA公司的cyclone II系列的EP2C20F484C6。對(duì)內(nèi)存條的工作模式設(shè)置為BL=4，CL=3，如圖7為FPGA對(duì)DDR SD-RAM的控制模塊框圖。