Modelsim FLI接口的協(xié)同仿真技術(shù)

1 前言
協(xié)同仿真就是利用仿真工具提供的外部接口，用其它程序設(shè)計語言(非HDL語言，如c語言等)編程，用輔助仿真工具進(jìn)行仿真。Modelsim提供了與c語言的協(xié)同仿真接口。以Windows平臺為例，用戶可通過modelsim提供的c語言接口函數(shù)編程，生成動態(tài)鏈接庫，由modelsim調(diào)用這些動態(tài)鏈接庫進(jìn)行輔助仿真，如圖1所示。

圖1 協(xié)同仿真示意圖

2 Modelsim及FLI接口介紹
Modelsim是Model Technology(Mentor Graphics的子公司)的HDL硬件描述語言仿真軟件，可以實現(xiàn)VHDL、Verilog以及VHDL-Verilog混合設(shè)計的仿真。除此之外，Modelsim還能夠與c語言一起對HDL設(shè)計文件實現(xiàn)協(xié)同仿真。同時，相對于大多數(shù)的HDL仿真軟件來說，Modelsim在仿真速度上也有明顯優(yōu)勢。這些特點使Modelsim越來越受到EDA設(shè)計者、尤其是FPGA設(shè)計者的青睞。
Modelsim的FLI(Foreign Language Interface)接口，提供了c語言動態(tài)鏈接程序與仿真器的接口，可以通過c語言編程對設(shè)計文件進(jìn)行輔助仿真。

3 協(xié)同仿真系統(tǒng)的結(jié)構(gòu)及意義
Modelsim與c語言協(xié)同仿真，一是用于產(chǎn)生測試向量，避免手工編寫測試向量的繁瑣；二是可以根據(jù)程序計算結(jié)果自動檢查仿真結(jié)果正確與否；三是模擬其它模塊(如RAM)的功能，在系統(tǒng)級對設(shè)計文件仿真。實踐中一般是把一和二結(jié)合在一起，用程序產(chǎn)生仿真向量，一方面輸出給設(shè)計文件作為輸入，另一方面由程序本身對該向量計算，把得到的結(jié)果與仿真器的輸出結(jié)果比較，檢查邏輯是否正確，如圖2所示。至于模擬功能，現(xiàn)在已經(jīng)有一些通用芯片的模擬程序，如denali可以模擬RAM的功能。另外，用戶也可以利用modelsim提供的編程接口自己模擬一些芯片的行為，然后與設(shè)計文件連接到一起仿真。

圖2 語言測試程序?qū)HDL設(shè)計文件的協(xié)同仿真結(jié)構(gòu)圖

4 C語言對VHDL設(shè)計文件的協(xié)同仿真
4.1 構(gòu)成框圖
仿真文件的構(gòu)成如圖3所示，包括HDL文件和動態(tài)鏈接庫(即c程序)。圖中c程序?qū)?yīng)的VHDL文件要負(fù)責(zé)聲明對應(yīng)的動態(tài)鏈接庫文件名及初始化函數(shù)，另外還可以給出一些調(diào)用參數(shù)。動態(tài)鏈接中用到的輸入輸出信號也要在對應(yīng)的VHDL文件中聲明。

圖3 仿真文件構(gòu)成示意圖
例如，假定有一個DLL文件名為sim.dll，對應(yīng)的初始化函數(shù)為sim_init，有輸入信號in1、in2，輸出信號out1、out2，可以這樣編寫對應(yīng)的VHDL文件
(sim.vhd):
library ieee；
use ieee.std_logic_1164.all；
entity sim is
port(
in1 :in std_logic；
in2 :in std logic；
out1 :out std_logic；
out2 :out std_logic；
)；
end entity sire；
architecture dll of sim is
attribute foreign :string；
attribute foreign of dll :architecture is sim_init
sim.dll”
begin
end；
仿真時，仿真器對頂層的HDL文件進(jìn)行仿真，并根據(jù)各VHDL文件的動態(tài)鏈接庫聲明來調(diào)用、執(zhí)行相應(yīng)的動態(tài)鏈接庫。
4.2 動態(tài)鏈接庫的程序結(jié)構(gòu)
利用modelsim仿真時，可根據(jù)VHDL文件的聲明，調(diào)用DLL文件(如sim.dll)。在VHDL文件中已經(jīng)給出了調(diào)用文件(sim.dll)和初始化函數(shù)名(如sim_init)，modelsim根據(jù)這些信息，調(diào)用sim.dll中的sim_init函數(shù)，完成初始化工作。初始化包括:
①初始化全局變量；
②設(shè)置VHDL輸入輸出信號與c程序變量的對應(yīng)關(guān)系；
③設(shè)置輸出信號的一些初始狀態(tài)(mti_ScheduleDriver)；
④設(shè)置在仿真器重新仿真(restart)和仿真器退出仿真(quit)等情況下執(zhí)行的一些函數(shù)(mti_AddRestartCB和mti_AddQuitCB等)，如釋放動態(tài)申請內(nèi)存等；
⑤設(shè)置敏感表，給出在某些信號發(fā)生變化(如時鐘上升沿等)時執(zhí)行的函數(shù)。
⑥其它。
C程序的設(shè)計步驟如下:
(1)包含頭文件，包括c程序常用的一些頭文件和modelsim給出的外部語言接口頭文件mti.h。Modelsim給出的外部接口函數(shù)說明、類型定義等都在mti.h中。
(2)定義自己的結(jié)構(gòu)體，這一點主要是為了編程方便，例如輸入輸出信號對應(yīng)的變量在各函數(shù)中基本上都會用到，可以把這些變量定義成一個結(jié)構(gòu)，便于參數(shù)傳遞。
(3)編寫初始化函數(shù)
初始化函數(shù)的定義為:
init_func(mtiReginoIdT region,char *param,
mtiInterfaceListT *generics,mtiInterfaceListT *ports)
各參數(shù)的意義可以參閱modelsim用戶手冊。
下面結(jié)合上面給出的初始化函數(shù)要完成的任務(wù)進(jìn)行詳細(xì)說明。
a.初始化全局變量(略)
b.設(shè)置VHDL輸入輸出信號與c程序變量的對應(yīng)關(guān)系。這是通過調(diào)用mti_FindPort函數(shù)實現(xiàn)的。mti_FindPort函數(shù)定義為:
mfiSignalIdT mti_FindPort(mtiInterfaceListT *list,char *name)；
例如，定義輸入輸出信號對應(yīng)的結(jié)構(gòu)ip:
PortStruct ip；
就可以用:
ip_in1=mti_FindPort(ports,in1)；
來實現(xiàn)輸入信號in1與變量in1的對應(yīng)關(guān)系。
對輸出信號來說，它的目的是產(chǎn)生驅(qū)動。因此，這些變量(out1和out2)除了要找到對應(yīng)的輸出信號外，還要驅(qū)動這些信號。對信號的驅(qū)動可以通過調(diào)用mti_CreateDriver函數(shù)來實現(xiàn)。該函數(shù)的定義為:
mtiDriverIdT mti_CreateDriver(mtiSignalIdT sig)；