基于FPGA的DDS設(shè)計(jì)

2 DDS結(jié)構(gòu)
2．1 相位累加器
相位累加器是DDS系統(tǒng)的核心，可完成DDS實(shí)現(xiàn)原理中的相位累加功能。為充分發(fā)揮DDS的優(yōu)越性，一般累加器的位數(shù)都比較大，頻率字可控制DDS的輸出頻率，可根據(jù)需要設(shè)定。
2．2 波形查詢表
該電路的核心是一個(gè)查找表，查找表主要完成相位序列(相位碼)向幅度序列(幅度碼)的轉(zhuǎn)換。這里，用ROM構(gòu)造一個(gè)查找表。如果把相位碼作為ROM的地址，只要在該地址中存儲(chǔ)相應(yīng)的正弦幅度碼作為數(shù)據(jù)，就可通過相位碼尋址ROM，輸出信號(hào)函數(shù)。
2．3 D／A轉(zhuǎn)換器與低通濾波器
D／A轉(zhuǎn)換器和低通濾波器的作用是將幅度碼轉(zhuǎn)變成模擬信號(hào)。由于D／A轉(zhuǎn)換器輸出為階梯波，需通過低通濾波器取出其低頻成分(即DDS輸出)。

3 DDS頻率分析
相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿時(shí)就會(huì)產(chǎn)生一次溢出，從而完成一個(gè)周期，這個(gè)周期也就是DDS信號(hào)的一個(gè)頻率周期。

可見，通過設(shè)定相位累加器位數(shù)、頻率控制字K和基準(zhǔn)時(shí)鐘的值，可以產(chǎn)生任意頻率的輸出。DDS的頻率分辨率定義為：△fmin=fc／2N。
由于基準(zhǔn)時(shí)鐘一般固定，因此相位累加器的位數(shù)即決定頻率分辨率。如果相位累加器為32位，那么頻率分辨率就可以認(rèn)為是32位。位數(shù)越多，分頻率越高。只要N足夠大，即累加器有足夠的長度，總能得到所需的頻率分辨率。輸出頻率f0由頻率控制字K決定，即f0=K(fc／2N)。根據(jù)奈奎斯特采樣定理，DDS的最大輸出頻率f0Max應(yīng)小于fc／2，在實(shí)際中，f0Max一般只能等于fc的40％。

4 DDS的雜散分析
DDS輸出頻率中的雜散信號(hào)是一個(gè)最重要的問題，而且是由于多種原因引起的。這里主要介紹以下3種原因：
1)電壓幅度截?cái)?幅度量化誤差，就是ROM存儲(chǔ)能力有限引起的舍位誤差，也可以認(rèn)為是由D／A轉(zhuǎn)換器分辨率有限引起的誤差。參照相關(guān)數(shù)據(jù)資料，波形ROM的位數(shù)為D，由幅度量化誤差造成的輸出背景噪聲的單邊帶功率譜密度為：

量化誤差引起的量化失真，可以用輸出信號(hào)與量化噪聲功率之比SQR來衡量。當(dāng)D／A轉(zhuǎn)換器滿幅度輸出時(shí)，有

式中，D是幅度量化的位數(shù)，D一定時(shí)，則噪聲的功率就一定。
2)相位截?cái)?由于ROM無法實(shí)現(xiàn)2N個(gè)地址單元的容量，因此截?cái)嘞辔淮a的高B位。主譜與最大的雜散幅度之比滿足如下關(guān)系：

式中，N為相位累加器的位數(shù)，B為相位截?cái)辔粩?shù)。
由上式可看出，由相位截?cái)嘁氲淖顝?qiáng)雜散相對(duì)主譜的電平由相位累加器輸出的有效位數(shù)決定：有效尋址位數(shù)每增加1位，雜散性能約提高6 dB。
3)D／A轉(zhuǎn)換器本身的問題 由于實(shí)際中D／A轉(zhuǎn)換器的非線性、瞬間毛刺等非理想轉(zhuǎn)換特性在輸出頻譜中會(huì)產(chǎn)生雜散。