幀同步系統(tǒng)的FPGA設(shè)計與實(shí)現(xiàn)

實(shí)驗(yàn)結(jié)果分析：在Quartus II環(huán)境下，時鐘clk的周期為200μs，當(dāng)時鐘周期設(shè)定的值很小時，比如納秒級別，系統(tǒng)則極易出現(xiàn)冒險競爭現(xiàn)象，因此要將時鐘周期的值設(shè)定的大一些。 data為輸入的數(shù)據(jù)流，為了便于仿真，只在數(shù)據(jù)流中加入3組巴克碼。bakeshibie為巴克碼識別器的輸出，當(dāng)巴克碼出現(xiàn)后，觸發(fā)器的Q端變?yōu)楦唠娖剑?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/系統(tǒng)">系統(tǒng)進(jìn)入維持態(tài)，此時5分頻計數(shù)器開始計數(shù)，若在未計滿5次時再次出現(xiàn)巴克碼，則5分頻計數(shù)器重新開始計數(shù)，若計滿5次仍未出現(xiàn)巴克碼，則系統(tǒng)徹底丟失同步狀態(tài)，Q端變?yōu)榈碗娖?，系統(tǒng)進(jìn)入捕捉態(tài)?？傮w設(shè)計時序仿真圖如圖7所示。由于此幀同步系統(tǒng)要應(yīng)用在DPSK解調(diào)中，所以幀同步系統(tǒng)仿真的時鐘頻率要與DPSK解調(diào)的時鐘頻率一致。仿真時要注意碼元的傳輸方向即巴克碼是高位先發(fā)送還是低位先發(fā)送，這將影響到仿真質(zhì)量。

5 結(jié)論
詳細(xì)闡述各模塊功能，實(shí)現(xiàn)方法及仿真圖形，系統(tǒng)對幀同步碼(巴克碼)作出嚴(yán)格限制，即系統(tǒng)只有在嚴(yán)格收到幀同步碼后才會有幀同步信號輸出，提高系統(tǒng)的可靠性。保護(hù)電路設(shè)計有效降低漏同步和假同步的概率，時鐘控制的RS觸發(fā)器保證了同步系統(tǒng)狀態(tài)的正確轉(zhuǎn)換。同步系統(tǒng)各項(xiàng)技術(shù)指標(biāo)均符合要求，工作正確可靠，有較高使用價值。