基于Q-Coder算術(shù)編碼器的IP核設(shè)計與研究

　　3.2 模塊設(shè)計

　　duram是雙口sram作為片內(nèi)存儲單元存儲輸入的數(shù)據(jù)，當(dāng)采用FPGA進行驗證時，直接調(diào)用Altera公司的宏功能塊即可；ari_core是實現(xiàn)算術(shù)編碼的運算處理單元，包含一個存儲概率估值和當(dāng)前MPS符號的表以及LPS和MPS編碼子程序；模塊control是數(shù)據(jù)流控制單元，用于組織片內(nèi)存儲單元duram和運算處理單元ari_core以及片外sram的數(shù)據(jù)交換。模塊control是整個設(shè)計的控制單元，負(fù)責(zé)調(diào)度以上各個模塊，產(chǎn)生控制和聯(lián)絡(luò)信號以及地址信號。模塊結(jié)構(gòu)原理如圖3所示。

　　3.3 電路驗證

　　將布局布線后生成的文件下載到自行設(shè)計的一塊FPGA的PCI開發(fā)板里進行驗證，如圖4所示。板上是一片Altera cyclone系列FPGA ep1c12qfp240，該FPGA含有約25萬邏輯門、30KB內(nèi)部RAM。PCI接口控制邏輯也是在FPGA中實現(xiàn)[6~8]，然后編寫PCI驅(qū)動程序和應(yīng)用程序，先由Jasper軟件處理，抽取軟件中量化模塊處理后的數(shù)據(jù)，輸入FPGA中進行處理，再將數(shù)據(jù)返回給軟件中的下一模塊，驗證本文設(shè)計的算術(shù)編碼IP核的正確性，并計算處理時間。

　　4 實驗結(jié)果與分析

　　(1)將Verilog源程序在QuartusⅡ軟件中綜合后，得到的參數(shù)如下：

1)器件名稱：EP20K200efc484-2x；
2)FPGA時鐘最高頻率：45.18MHz；
3)Total logic elements:3660/8320 (44%)。

　　(2)功能驗證。目前，只有JBIG[8]標(biāo)準(zhǔn)中有驗證算術(shù)編碼器編碼正確性的測試向量，因此該測試向量被用以測試本文設(shè)計IP核的正確性。需要說明的是：JBIG標(biāo)準(zhǔn)中的算術(shù)編碼器會產(chǎn)生“FF AC”標(biāo)志位[8]，而JPEG2000中的MQ-Coder算術(shù)編碼器并不產(chǎn)生該標(biāo)志位[1]。

　　將JBIG中的測試向量作為輸入，經(jīng)過本文設(shè)計的算術(shù)編碼IP核處理后的結(jié)果如圖5所示，由圖5可知本文設(shè)計的算術(shù)編碼IP核完全正確。

　　(3)由概述可知，Jasper軟件具有一定的權(quán)威性，因此在實驗中被使用。表1列出了對于同一個圖像文件，Jasper軟件中算術(shù)編碼模塊執(zhí)行所需的時間和本文設(shè)計的算術(shù)編碼IP核執(zhí)行所需的時間以及兩者時間之比。

　　5 結(jié)論

　　本文提出的一種實現(xiàn)算術(shù)編碼的集成電路IP核，經(jīng)過仿真和FPGA驗證，能夠符合JPEG2000標(biāo)準(zhǔn)，仿真結(jié)果表明，在相同的條件下，該IP核編碼所需時間僅約為軟件編碼所需時間的40%，從而大大提高了算術(shù)編碼的效率，使得將來其應(yīng)用于實時處理系統(tǒng)成為可能；并且將來可以定制所需的ASIC電路，用于新一代數(shù)字照相機等具有廣泛市場前景的項目。