基于FPGA技術實現(xiàn)與PC串行通信

主要實現(xiàn)的功能是：判斷從PC接收的數(shù)據(jù)，根據(jù)預先設計的邏輯進行相應的狀態(tài)轉(zhuǎn)換。例如：給端口預置一個狀態(tài)；送開始發(fā)送的標志位，送準備發(fā)送的數(shù)據(jù)；給DDS送配置信號，控制FIFO的讀寫。程序中狀態(tài)機設計如圖3所示。

圖3 狀態(tài)機變換

設計中需要注意的問題

波特率的選擇對于串口通信是很重要的，波特率不應太大，這樣數(shù)據(jù)才會更穩(wěn)定。整個發(fā)送接收過程中起始位的判別和發(fā)送是數(shù)據(jù)傳輸?shù)那疤?。為了避免誤碼的產(chǎn)生，在FPGA設計中的串行輸入和輸出端口都應該加上一個數(shù)據(jù)鎖存器。

仿真結果

基本的發(fā)送接收如圖4所示，clk是時鐘信號(57600 bit/s)；start_xmit是開始發(fā)送標志位；sin是串行輸入；datain是并行輸出；read_bit是接收結束標志位；xmit_bit是發(fā)送結束標志位；sout是串行輸出；dataout是并行輸出；rcv_bit 是接收位數(shù)寄存器。發(fā)送接收模塊主要完成把從sin端口接收的串行數(shù)據(jù)變?yōu)椴⑿袛?shù)據(jù)送給dataout；把并行數(shù)據(jù)datain變成串行數(shù)據(jù)通過sout端口串行發(fā)送。

圖4 發(fā)送接收過程

接收：判斷接收的串行數(shù)據(jù)sin是否是連續(xù)的兩個0，如果是則進入接收過程；每兩個時鐘周期接收1個比特的數(shù)據(jù)，依次接收到01101010，如果接收到停 止位表明這個接收過程結束read_bit=1。根據(jù)串行通信協(xié)議，數(shù)據(jù)是按照先低位，后高位的順序發(fā)送的，所以實際接收的是01010110。發(fā)送：待發(fā)送的并行數(shù)據(jù)為01010110，當start_xmit=1發(fā)送有效，進入發(fā)送過程；首先發(fā)送兩個起始位0，保證長度為兩個時鐘周期，然后依次發(fā)送01101010，每兩個時鐘周期發(fā)送1比特，最后發(fā)送停止位，發(fā)送過程結束xmit_bit為1。

發(fā)送控制字

圖5中clk是時鐘信號；a是PC發(fā)來的16進制的控制字，也就是圖4中的并行輸出dataout； ma1cnt、ma2cnt、ma3cnt是三個寄存器；clrr是系統(tǒng)清零信號；ddsclr是DDS配置信號；fifo_clk，fifo_rd，fifo_wr，ram_rst是FIFO的時鐘、讀、寫、清零信號；start_xmit是發(fā)送開始標志位；b是準備發(fā)送的數(shù)據(jù)。當接收a為1時，fifo_wr置1；當a為18時，把ma1cnt的值送到b。其他的操作類似，主要是端口的置位，F(xiàn)IFO讀寫狀態(tài)的控制。

圖5 發(fā)送控制字過程

從FIFO中讀寫數(shù)據(jù)

圖6中SER_CLOCK是系統(tǒng)時鐘3.6864MHz，sa是分頻后的頻率57600bit/s；SIN是串行輸入；data是準備輸出的數(shù)據(jù)；SOUT是串行輸出；fifoclk、fifowr、fiford是FIFO的讀時鐘、寫、讀使能。讀過程：讀使能有效，先產(chǎn)生6個讀時鐘，但是不往SOUT發(fā)送數(shù)據(jù)，因為FIFO的前6個周期不是有效數(shù)據(jù)。然后產(chǎn)生一個讀時鐘，將FIFO的數(shù)據(jù)送到data，按照通信協(xié)議通過SOUT發(fā)送出去，發(fā)送結束再產(chǎn)生一個讀時鐘，讀取FIFO的數(shù)據(jù)，進行下一次串行輸出。

圖6 從FIFO讀數(shù)據(jù)的過程

結語

隨著可編程器件的不斷發(fā)展和廣泛應用，FPGA與外圍設備的通信也越來越多。本文介紹的串行通信的實現(xiàn)具有可復制性，只需改變系統(tǒng)時鐘頻率和控制模塊就可以在其他場合下使用。