基于FPGA的數字解擴解調模塊設計及實現

作者：時間：2009-02-26 來源：網絡

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3.2 解擴單元

由于在直擴通信系統(tǒng)中，只有在PN碼進入精確跟蹤之后，碼同步環(huán)路把精確PN碼鐘送入該環(huán)路的解擴單元完成擴頻碼片數據的解擴功能，載波同步環(huán)路才能開始工作。該模塊采用異或門來完成解擴(解擴方法與接收信號的擴頻方式有關)。

3.3積分清零器

設置積分清零器的目的是為了去掉數字混頻后的高次諧波和實現擴頻增益。積分清零器實際上是由累積器和寄存器組成，積分清零數需要根據積分結果和擴頻增益而定，積分結果和積分時間跟信息速率有緊密的關系，并要求清零時鐘沿和采樣時鐘沿保持一致。

本設計中累加時鐘采用系統(tǒng)時鐘，清零時鐘采用信息速率時鐘。所以積分次數Dr=fclk／fd=3 060次，滿足增益要求。為了防止數據溢出，在進行累加前必須對輸入信號擴位，根據累加次數可以計算出輸出需要擴展12位。

3.4數字鑒相器

數字鑒相器主要完成同相(I)支路信號的檢測。由于整個Costas環(huán)采用補碼運算，過零檢測就是判決積分清零器運算結果的符號位，并使得I支路的積分清零脈沖輸出過零點形成檢測脈沖。在運用中，我們采用判決I支路輸出信號的最高位的正、負符號位，從而形成了過零檢測脈沖。然后，該脈沖跟Q支路的輸出數據進行異或門鑒相，鑒相后的誤差信號送入環(huán)路濾波器。

3.5數字環(huán)路濾波器

數字環(huán)路濾波器在環(huán)路中對輸入噪聲起抑制作用，并且對環(huán)路的校正速度還起到調節(jié)作用，因此對環(huán)路的性能起著關鍵作用，是需要進行參數調整的主要模塊。在本接收機中采用一階理想數字環(huán)路濾波器。該濾波器在其直流增益為無窮大而頻偏為常數的情況下可以實現零穩(wěn)態(tài)相位誤差和頻率誤差。其結構如圖3所示。

在本設計中，取阻尼系數0.707，環(huán)路帶寬為BL=800 Hz，AD位數n=8，

積分清零器輸出與輸入位數之差B=28-16=12，D為清零率等于Dr，系統(tǒng)時鐘為48.96 MHz，DDS相位累加器字長N=32位，調整間隔取T等于一個符號周期為1／16K，可得環(huán)路增益K、濾波器固有頻率ωn、濾波器參數C1和C2，

在FPGA實現中，為了避免過多使用乘法器占用FPGA資源和簡化硬件電路設計，C1和C2可用小數乘法來實現，這里用移位的方法來近似實現。即通過右移其相應指數的位數(取絕對值)來實現。
本設計中要求達到跟蹤1.5 kHz的頻偏，經過參數調整，實際選取C1=2-6，C2=2-10時，則分別右移6位和10位，頻偏在快捕帶外同步帶內，環(huán)路經過調整后鎖定；當選取C1=2-5，C2=2-9時，則分別右移5位和9位，頻偏處于快捕帶內，環(huán)路直接鎖定。

4數字Costas環(huán)在FPGA上的實現

本設計采用Xilinx公司的Spartan3系列XC3S4000FPGA，用Verilog語言編程，開發(fā)環(huán)境為Xilinx ISE 7.1i，仿真工具采用ModelSim 6.1a，綜合工具采用Synplify Pro8.0。經過測試，該環(huán)路能夠鎖定的最大頻偏能夠達到2 kHz，實現載波同步。圖4為在ModelSim上仿真結果，由環(huán)路濾波器輸出曲線可知，環(huán)路鎖定(環(huán)路濾波器輸出穩(wěn)定)時間大約為3 ms，滿足接收機設計指標要求。在Synplify平臺上綜合后的頂層RTL圖如圖5所示。