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換體DMA高速數(shù)據(jù)采集電路的CPLD實(shí)現(xiàn)

作者： 時(shí)間：2008-12-22 來源：網(wǎng)絡(luò) 收藏
在許多儀器和控制系統(tǒng)中,高速數(shù)據(jù)采集電路是必不可少的,也是經(jīng)常需要解決的問題。數(shù)據(jù)采集電路設(shè)計(jì)方法很多,但往往離不開A/D轉(zhuǎn)換電路、數(shù)據(jù)緩存電路、控制邏輯電路、地址發(fā)生器、地址譯碼電路等。而數(shù)據(jù)緩存、控制邏輯、地址譯碼等電路通常是由RAM芯片、與非門、觸發(fā)器、緩沖/驅(qū)動器等構(gòu)成,導(dǎo)致數(shù)據(jù)采集電路復(fù)雜、芯片繁多,特別是硬件的固定使得采集系統(tǒng)在線升級幾乎不可能。很多情況下只有重新設(shè)計(jì)電路和印刷板,重新焊接和調(diào)試,造成開發(fā)周期長、成本大大增高。復(fù)雜可編程邏輯器件CPLD的應(yīng)用,為這些問題的解決提供了一種好的辦法。利用CPLD芯片本身集成的上萬個(gè)邏輯門和EAB,把數(shù)據(jù)采集電路中的數(shù)據(jù)緩存、地址發(fā)生器、控制譯碼等電路全部集成進(jìn)一片CPLD芯片中,大大減小了系統(tǒng)的體積,降低了成本,提高了可靠性。同時(shí),CPLD可由軟件實(shí)現(xiàn)邏輯重構(gòu),而且可實(shí)現(xiàn)在系統(tǒng)中編程(ISP)以及有眾多功能強(qiáng)大的EDA軟件的支持,使得系統(tǒng)具有升級容易、開發(fā)周期短等優(yōu)點(diǎn)。在數(shù)據(jù)采集電路中,采用換體DMA技術(shù)不但大大地提高了數(shù)據(jù)采集的速度,而且彌補(bǔ)了數(shù)據(jù)采集中可能丟失數(shù)據(jù)的缺陷。

1 換體DMA數(shù)據(jù)采集電路原理

本文引用地址：http://butianyuan.cn/article/192177.htm

系統(tǒng)原理框圖如圖1所示。在時(shí)序電路的控制下,模擬輸入開關(guān)將多達(dá)16路(單端輸入)或8路(差分輸入)的模擬輸入信號經(jīng)多路開關(guān)送至放大器的輸入端,放大后由內(nèi)含采樣/保持電路的模數(shù)轉(zhuǎn)換器AD774B轉(zhuǎn)換成數(shù)字量,轉(zhuǎn)換完的數(shù)字量經(jīng)時(shí)序電路的控制寫入兩個(gè)存儲體的一個(gè)(例如存儲體0)中。每個(gè)存儲體有4KB的容量,但實(shí)際使用中的存儲體容量可設(shè)定為小于4KB。當(dāng)計(jì)數(shù)到設(shè)定的存儲容量后,控制電路產(chǎn)生換體信號,后續(xù)的A/D轉(zhuǎn)換數(shù)據(jù)自動地存入另一個(gè)存儲體(存儲體1)。同時(shí)控制電路向主機(jī)發(fā)出DMA請求信號,主機(jī)響應(yīng)請求后在時(shí)序電路的配合下,從已存夠規(guī)定數(shù)據(jù)的存儲體(存儲體0)中讀入所存的數(shù)據(jù)。這樣存儲體0和存儲體1交替存取,直到規(guī)定的換體次數(shù)計(jì)完為止。

數(shù)據(jù)采集電路中,時(shí)序控制電路、地址發(fā)生器、多路控制驅(qū)動器等芯片眾多,占用了大部分體積,邏輯時(shí)序復(fù)雜。用CPLD實(shí)現(xiàn)這些電路則顯得簡單明了,如圖2所示。圖2中地址發(fā)生器、雙端口RAM、時(shí)序控制等電路都可以用HDL語言或原理圖,或是兩者結(jié)合來實(shí)現(xiàn),使電路開發(fā)簡單、靈活、方便。

2 采用CPLD實(shí)現(xiàn)換體DMA

CPLD的開發(fā)必須經(jīng)過前期的邏輯設(shè)計(jì)、前仿真、后仿真、目標(biāo)代碼下載及在線調(diào)試等過程,該設(shè)計(jì)過程是借助ALTERA公司的EDA軟件MAXPLUS II 10.1來實(shí)現(xiàn)的。MAXPLUS II支持原理圖輸入、HDL語言輸入、設(shè)計(jì)波形輸入等。本設(shè)計(jì)則是將原理圖和HDL語言輸入相結(jié)合,這樣既可以加快開發(fā)速度,又不失靈活性。本電路設(shè)計(jì)所用的CPLD芯片―FLEX10K30E。它是ALTERA公司1995年把EAB與邏輯陣列塊相結(jié)合的產(chǎn)品,增加了許多FLEX10KA、B系列沒有的新特點(diǎn);FLEX10K30E內(nèi)有30000個(gè)邏輯門,247576個(gè)RAM位,支持3.3V、5V多種電源,速度等級高。

2.1 數(shù)據(jù)緩存――雙端口RAM

雙端口RAM的核心是存儲器陣列,它的讀與寫相互獨(dú)立,有各自的時(shí)鐘線、地址總線、數(shù)據(jù)總線和使能端。在數(shù)據(jù)采集時(shí),數(shù)據(jù)進(jìn)入存儲器進(jìn)行緩存,同時(shí)CPU可以從緩存中取出數(shù)據(jù)讀進(jìn)計(jì)算機(jī)內(nèi)存。在傳統(tǒng)的雙RAM換體方案中要實(shí)現(xiàn)換體,存儲器芯片必須使用偶數(shù)片來交互存儲;當(dāng)A/D數(shù)據(jù)位數(shù)超過8位時(shí),需要另加芯片來存儲高于8位的數(shù)據(jù)。在CPLD中設(shè)計(jì)雙端口RAM模塊不但實(shí)現(xiàn)了雙RAM換體功能,而且使緩存RAM的數(shù)據(jù)位數(shù)、存儲量大小可以根據(jù)需要任意配置。

如上所述,在CPLD中設(shè)計(jì)雙端口RAM,可以有兩種方式:原理圖輸入和HDL語言輸入。本設(shè)計(jì)采用的是MAXPLUS II庫中的LPM_RAM_DP宏,原理圖如圖3所示。

在LPM_RAM_DP宏中總共有10個(gè)可配置參數(shù)。通常情況下,只配置LPM_WIDTH(數(shù)據(jù)寬度)、LPM_WIDTHAD(地址總線寬度)、USE_EAB(是否使用嵌入式陣列塊EAB)三個(gè)參數(shù)。在本設(shè)計(jì)中,AD774B的數(shù)據(jù)寬度是12位,轉(zhuǎn)換速率為8微秒,所以配置了LPM_WIDTH=12，LPM_WIDTHAD=10(緩存容量為1K),USE_EAB=ON。對于緩存的大小,可以在調(diào)試過程中根據(jù)具體采集速度和緩存要求進(jìn)行在線調(diào)整,而不影響其他邏輯電路。

圖3LPM_RAM_DP模塊中rdaddress、rden、rdclock、rdclken、q分別為讀端的地址線、使能端、時(shí)鐘線、時(shí)鐘使能和數(shù)據(jù)線;data、wraddress為寫端的數(shù)據(jù)總線和地址總線。圖3的雙端口RAM模塊并沒有BUSY端,當(dāng)寫地址和讀地址相同時(shí),數(shù)據(jù)位沖突,讀寫不能正常工作。在實(shí)際工作中,這種問題是不應(yīng)該出現(xiàn)的。結(jié)合本系統(tǒng)的具體需要,在此引入了存儲器分頁概念,即把1K字節(jié)的雙端口RAM分為2頁,每頁512字節(jié),分別為讀緩存頁和寫緩存頁,兩者相互交換。當(dāng)采集數(shù)據(jù)量達(dá)到512字節(jié)時(shí),系統(tǒng)馬上申請DMA傳送,把剛轉(zhuǎn)換完的第一頁中的512字節(jié)數(shù)據(jù)送給計(jì)算機(jī),傳送結(jié)束后等待下一次DMA申請;與此同時(shí),A/D繼續(xù)工作,轉(zhuǎn)換的數(shù)據(jù)放在第2頁0～511地址中。任何時(shí)候讀寫都分別在不同的頁工作,從而有效地避免了數(shù)據(jù)沖突,但又不影響數(shù)據(jù)傳輸速度。具體的分頁控制主要由地址發(fā)生器設(shè)計(jì)確定。

2.2 分頁地址發(fā)生器

分頁地址發(fā)生器不但要產(chǎn)生雙端口RAM的讀寫地址,而且還要為緩存器分頁;頁寫滿時(shí),還要提供DMA傳輸申請信號。為了增強(qiáng)靈活性,讀寫地址發(fā)生器由VHDL語言編程集中在一個(gè)模塊實(shí)現(xiàn),部分程序如下:

signal wtmp:integer range 0 to 1023;

signal rtmp:integer range 0 to 1023;

signal page:intefer range 0 to 1;

if(wclk＇event and wclk=＇1＇) then

if(wtmp>1023) then wtmp=0;

else wtmp=wtmp+1; --wtpm為寫地址值

end if;

if (0=

else page=1; --“0”代表第0頁

end if; --“1”代表第一頁

if(wtmp=512 and wtmp=1023)then page_full=＇1＇;

else page_full=＇0＇; --page-full為頁寫滿標(biāo)志,同時(shí)為DMA傳送申請信號

end if;

end if;

if(page=0)then rtmp=0; --不同的頁置不同的數(shù)據(jù)讀地址初始值

else if(page=1)then rtmp=512;

end if;

if(rclk＇event and rclk=＇1＇) then

if(en=＇1＇ and rtmp1024) then rtmp=rtmp+1;

end if; --rtmp為讀地址值

end if;

代碼經(jīng)過編譯生成的原理框圖如圖3的ADD_CREATE模塊。在圖形輸入編輯環(huán)境下,可以把它作為一個(gè)標(biāo)準(zhǔn)的原理圖與其他模塊連接;寫地址時(shí)鐘WCK由AD774B的STS端產(chǎn)生,每一組數(shù)據(jù)轉(zhuǎn)換結(jié)束后,地址發(fā)生器加1,讀地址時(shí)鐘RCK由DMA應(yīng)答信號DACK提供;PAGE_FULL在0頁或1頁滿時(shí)變?yōu)楦唠娖?經(jīng)D觸發(fā)器申請DMA傳輸,把剛滿頁的數(shù)據(jù)送給計(jì)算機(jī)內(nèi)存。

2.3 時(shí)序邏輯電路的設(shè)計(jì)

在數(shù)據(jù)采集電路中,時(shí)序邏輯電路主要解決地址譯碼、時(shí)序邏輯控制、數(shù)據(jù)鎖存等功能。用普通的中小規(guī)模集成電路實(shí)現(xiàn),電路組成龐大;而用VHDL語言實(shí)現(xiàn)則簡單靈活、易于更新升級。圖3中的微機(jī)譯碼電路、數(shù)據(jù)緩沖器、D觸發(fā)器等都可以在MAXPLUS II的圖形編輯環(huán)境下,從庫中直接調(diào)出。計(jì)算機(jī)在每次DMA傳送中都向外設(shè)輸出一個(gè)應(yīng)答信號DACK和讀允許信號IOR,利用這個(gè)特點(diǎn),正好把它們作為讀緩存的地址時(shí)鐘,即每DMA傳送一次,讀地址加1;AD774B每轉(zhuǎn)換完一組數(shù)據(jù),在STS端輸出由低電平轉(zhuǎn)為高電平,剛好給寫緩存提供寫地址時(shí)鐘,同時(shí)經(jīng)過適當(dāng)延時(shí),STS又可以送到R/C端作為A/D下一次轉(zhuǎn)換的啟動信號。

3 DMA的應(yīng)用

數(shù)據(jù)傳送的查詢方式和中斷方式都是在CPU的控制下進(jìn)行的,因而傳輸速率受CPU指令運(yùn)行速度的限制。直接存儲器存取方式,即DMA方式。存儲器與外設(shè)在DMA控制器控制下,直接傳送數(shù)據(jù)而不通過CPU,傳輸速率主要取決于存儲器存取速度。所以在DMA過程中,數(shù)據(jù)傳輸完全由DMA控制器8237A控制,不占用CPU時(shí)間。

在本換體DMA高速數(shù)據(jù)采集電路中,用復(fù)雜可編程邏輯器件CPLD來實(shí)現(xiàn)數(shù)據(jù)緩存、帶分頁功能的地址發(fā)生器以及復(fù)雜的邏輯和時(shí)序電路等,使得電路大大簡化;同時(shí)硬件電路軟件化,具有可在線更新、升級容易、保密性強(qiáng)等特點(diǎn)。本換體DMA高速數(shù)據(jù)采集電路已成功地應(yīng)用在生物醫(yī)學(xué)儀器、核譜獲取電路中。

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