基于數(shù)字移相的高精度脈寬測(cè)量系統(tǒng)及其FPGA實(shí)現(xiàn)

　　在測(cè)量與儀器儀表領(lǐng)域,經(jīng)常需要對(duì)數(shù)字信號(hào)的脈沖寬度進(jìn)行測(cè)量.這種測(cè)量通常采用脈沖計(jì)數(shù)法,即在待測(cè)信號(hào)的高電平或低電平用一高頻時(shí)鐘脈沖進(jìn)行計(jì)數(shù),然后根據(jù)脈沖的個(gè)數(shù)計(jì)算待測(cè)信號(hào)寬度,如圖1所示.待測(cè)信號(hào)相對(duì)于計(jì)數(shù)時(shí)鐘通常是獨(dú)立的,其上升、下降沿不可能正好落在時(shí)鐘的邊沿上,因此該法的最大測(cè)量誤差為一個(gè)時(shí)鐘周期.例如采用80MHz的高頻時(shí)鐘,最大誤差為12.5ns.

提高脈沖計(jì)數(shù)法的精度通常有兩個(gè)思路:提高計(jì)數(shù)時(shí)鐘頻率和使用時(shí)幅轉(zhuǎn)換技術(shù).時(shí)鐘頻率越高,測(cè)量誤差越小,但是頻率越高對(duì)芯片的性能要求也越高.例如要求1ns的測(cè)量誤差時(shí),時(shí)鐘頻率就需要提高到1GHz,此時(shí)一般計(jì)數(shù)器芯片很難正常工作,同時(shí)也會(huì)帶來電路板的布線、材料選擇、加工等諸多問題.時(shí)幅轉(zhuǎn)換技術(shù)雖然對(duì)時(shí)鐘頻率不要求,但由于采用模擬電路,在待測(cè)信號(hào)頻率比較高的情況下容易受噪聲干擾,而且當(dāng)要求連續(xù)測(cè)量信號(hào)的脈寬時(shí),電路反應(yīng)的快速性方面就存在一定問題.

　　區(qū)別于以上兩種方法,本文提出另一種利用數(shù)字移相技術(shù)提高脈寬測(cè)量精度的思路并使用FPGA芯片實(shí)現(xiàn)測(cè)試系統(tǒng).

　　1 測(cè)量原理

　　所謂移相是指對(duì)于兩路同頻信號(hào),以其中一路為參考信號(hào),另一路相對(duì)于該參考信號(hào)做超前或滯后的移動(dòng)形成相位差.數(shù)字移相通常采用延時(shí)方法,以延時(shí)的長(zhǎng)短來決定兩數(shù)字信號(hào)間的相位差,本文提出的測(cè)量原理正是基于數(shù)字移相技術(shù).如圖2所示,原始計(jì)數(shù)時(shí)鐘信號(hào)CLK0通過移相后得到CLK90、CLK180、CLK270,相位依次相差90°,用這四路時(shí)鐘信號(hào)同時(shí)驅(qū)動(dòng)四個(gè)相同的計(jì)數(shù)器對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù).設(shè)時(shí)鐘頻率為f,周期為T,四個(gè)計(jì)數(shù)器的計(jì)數(shù)個(gè)數(shù)分別為m1、m2、m3和m4,則最后脈寬測(cè)量值為:

　　w=[(m1+m2+m3+m4)/4]×T　 (1)

　　可以看到,這種方法實(shí)際等效于將原始計(jì)數(shù)時(shí)鐘四倍頻,以4f的時(shí)鐘頻率對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)測(cè)量,從而將測(cè)量精度提高到原來的4倍.例如原始計(jì)數(shù)時(shí)鐘為80MHz時(shí),系統(tǒng)的等效計(jì)數(shù)頻率則為320MHz,如果不考慮各路計(jì)數(shù)時(shí)鐘間的相對(duì)延遲時(shí)間誤差,其測(cè)量的最大誤差將降為原來的四分之一,僅為3.125ns.同時(shí),該法保證了整個(gè)電路的最大工作頻率仍為f,避免了時(shí)鐘頻率提高帶來的一系列問題.