一種帶失調(diào)自校正運(yùn)放的電流采樣電路設(shè)計(jì)

摘要：本文介紹了一種應(yīng)用在電源管理芯片中帶失調(diào)自校正運(yùn)放的電流采樣電路設(shè)計(jì)。相對(duì)于傳統(tǒng)的運(yùn)放失調(diào)消除技術(shù)，本失調(diào)自校正運(yùn)放設(shè)計(jì)無需開關(guān)電容相關(guān)技術(shù)，可節(jié)省一定的芯片面積，通過在芯片啟動(dòng)時(shí)自動(dòng)校正輸入失調(diào)，并將校正位鎖存。之后，由于運(yùn)放零失調(diào)，可大大提高所述電流采樣電路的精度。該技術(shù)已經(jīng)成功應(yīng)用在數(shù)款電源管理芯片中，量產(chǎn)測(cè)試結(jié)果表明，采用該電路的電流采樣精度小于0.2%。

引言

　　失調(diào)電壓是高性能CMOS電路設(shè)計(jì)中需要考慮的一個(gè)重要參數(shù)^[1]。在實(shí)際的信道中，電路的失調(diào)電壓主要是由制造工藝的不確定性和封裝后的機(jī)械壓力引起的。如運(yùn)放的失調(diào)電壓大小，主要是由輸入輸出級(jí)差動(dòng)對(duì)的差異決定^[2-3]。同時(shí)，差分輸入信號(hào)本身也可能含有失調(diào)電壓。失調(diào)電壓在一定程度上決定了產(chǎn)品的性能或成品率。電流采樣電路必然存在運(yùn)放，由于運(yùn)放失調(diào)的存在，使電流采樣的精度難以提高。

1 失調(diào)消除技術(shù)

　　當(dāng)不采用校準(zhǔn)技術(shù)時(shí)，一個(gè)好的CMOS模擬電路在遵循版圖設(shè)計(jì)規(guī)則的情況下，失調(diào)電壓通常在正負(fù)10mV范圍內(nèi)。加大輸入輸出級(jí)差動(dòng)對(duì)的尺寸可以減小失調(diào)電壓，但這樣設(shè)計(jì)的結(jié)果會(huì)使輸入輸出電容變得過高，嚴(yán)重地降低了電路的速度，同時(shí)也會(huì)明顯加大版圖尺寸。因此，很多高精度系統(tǒng)需要用電子學(xué)方法來消除失調(diào)，即在電路設(shè)計(jì)時(shí)就加入失調(diào)電壓消除設(shè)計(jì)。

　　目前，用于減小運(yùn)放失調(diào)電壓的技術(shù)主要有三種：斬波技術(shù)(CHS)、自動(dòng)調(diào)零技術(shù)(CAZ)以及相關(guān)雙采樣技術(shù)(CDS)^[1]。但是斬波技術(shù)會(huì)導(dǎo)致運(yùn)放增益下降且輸入、輸出調(diào)制器的延遲也應(yīng)該做到與主放大器的延遲完全匹配;自動(dòng)調(diào)零技術(shù)和相關(guān)雙采樣技術(shù)則需要獨(dú)立的兩個(gè)步驟，一是對(duì)運(yùn)算放大器的噪聲和輸入失調(diào)電壓進(jìn)行采樣，二是把含有噪聲和失調(diào)電壓的運(yùn)算放大器的輸入端或者輸出端瞬間減去這部分不理想電壓，其主要適用于開關(guān)電容電路，不適合連續(xù)電路應(yīng)用，如電源管理電路中需持續(xù)采樣電路中的電流^[4]。

　　為了克服現(xiàn)有技術(shù)缺陷，本文給出了一種在電路啟動(dòng)階段便有效消除失調(diào)電壓的設(shè)計(jì)方法，從而使之在電路正常工作時(shí)一直保持零失調(diào)狀態(tài)。即電流采樣電路在工作時(shí)，其運(yùn)放一直處于“零”失調(diào)狀態(tài)，從而大大提高采樣精度。

2 電路分析與設(shè)計(jì)

2.1 整體電路分析

　　如圖1所示，整個(gè)電流采樣功能模塊包含了偏置電路(為了使圖看起來簡(jiǎn)單，用理想電流源代替)、電流采樣支路、核心運(yùn)放CS_OTA、共源共柵電流鏡部分中的運(yùn)放otan、比較器comp和數(shù)字部分(含計(jì)數(shù)器)等功能模塊。

　　如圖1所示，芯片啟動(dòng)時(shí)，自動(dòng)進(jìn)入校正模式，數(shù)字部分輸出節(jié)點(diǎn)cal_mode的電壓Vcal_mode=1, 輸出節(jié)點(diǎn)cal_done的電壓Vcal_done=0(cal為校正計(jì)算calculation的縮寫)，校正計(jì)算位b[4:0]置為00000。其中，電流源bn1為MPb0和MPb1兩條支路提供偏置電流，電流源bn2a和bn2b為MP1和MP2兩條支路提供直流靜態(tài)偏置電流。

　　由于Vcal_mode=1，運(yùn)放CS_OTA輸入兩端通過圖中左上角的兩個(gè)開關(guān)接到電阻Rcal兩端，而二極管連接的MOS管MNdio用來給運(yùn)放CS_OTA提供直流偏壓(可根據(jù)需要的直流靜態(tài)點(diǎn)來設(shè)置二極管連接的MOS管的串聯(lián)個(gè)數(shù))。此時(shí)由于運(yùn)放CS_OTA內(nèi)部固有的失調(diào)(失調(diào)分析見下節(jié)2.2)，將導(dǎo)致運(yùn)放輸入兩端存在約-9mV的差，即Vos=V(ichp_sense, ichm_sense)=-9mV，Vos將施加到電阻Rcal兩端，電流Vos/Rcal通過PMOS管MPc1從PMOS管MP1處抽取電流，然后該電流通過MP1鏡像到MP2支路，之后施加到電阻R2上，電阻R2上的壓降即為Vimon=Vos*(R2/Rcal)=Vos*50(R2的阻值假設(shè)為Rcal的50倍)，節(jié)點(diǎn)imon的電壓Vimon即為放大的失調(diào)電壓。

　　之后，隨著時(shí)鐘信號(hào)clk的變化，計(jì)數(shù)器輸出b[4:0]將從00000一位一位地增加，如00000 -> 00001 ->00010…，從而使失調(diào)電壓V(ichp_sense, ichm_sense)慢慢降為0，Vimon也慢慢降為0，當(dāng)V(ichp_sense, ichm_sense)和Vimon非常接近0時(shí)，比較器COMP_Vos(比較器內(nèi)部輸入端加入1-2mV的失調(diào))輸出的zcd(zero current detect)將變高，則輸出節(jié)點(diǎn)cal_done的電壓信號(hào)Vcal_done(校正結(jié)束)將隨之變高，計(jì)數(shù)器將鎖定此時(shí)的輸出位b[4:0]。

　　當(dāng)校正結(jié)束后，圖1的電流采樣電路處于電流采樣狀態(tài)，通過采樣引腳ichp和ichm兩端的電壓Vsense=V(ichp,ichm)，然后把Vsense/R1的電流通過MP1鏡像到MP2支路，施加到電阻R2上，通過電阻R2上的電壓即可得到精確的采樣電流。

2.2 運(yùn)放失調(diào)分析

　　為了使增益和帶寬有良好折中，本文中的核心運(yùn)放CS_OTA采用了如圖2所示的折疊式二級(jí)運(yùn)算放大器。

　　影響該運(yùn)放等效輸入失調(diào)電壓的主要有輸入對(duì)管MNinp和MNinm，負(fù)載管MP1和MP2。然后通過如下公式可計(jì)算出等效輸入失調(diào)電壓^[5]：

(1)

(2)

(3)

(4)

　　如圖2所示，為了能夠使運(yùn)放失調(diào)得到校正，在其中一條負(fù)載管MP2支路上并聯(lián)一些小尺寸的管子，來引入失調(diào)，通過trim位步進(jìn)的調(diào)整，使輸入失調(diào)慢慢減少到0。

3 結(jié)果分析

　　圖3給出了本文的功能性仿真示意圖，可以看出，剛啟動(dòng)時(shí)，運(yùn)放輸入兩端的等效失調(diào)電壓為9mV，通過時(shí)鐘控制計(jì)數(shù)器使trim位b[4:0]每周期跳變一位，使輸入端的失調(diào)電壓慢慢減小，失調(diào)電壓接近0時(shí)，通過鏡像使失調(diào)電流到電阻R2上，其上的壓降Vimon也慢慢減少，當(dāng)Vimon接近0的時(shí)候，比較器輸出端ZCD變高，校正標(biāo)志位Cal_done變高，校正結(jié)束。

　　采用本電路結(jié)構(gòu)的電流采樣電路已經(jīng)成功應(yīng)用于數(shù)款電源管理芯片中，量產(chǎn)測(cè)試結(jié)果表明，其電流采樣精度小于0.2%。

4 結(jié)論

　　本文首先分析了運(yùn)放失調(diào)產(chǎn)生的原因，隨后給出了適合在電源管理芯片中帶失調(diào)自校正運(yùn)放的電流采樣電路的設(shè)計(jì)，之后分析了電路工作原理和失調(diào)計(jì)算方法。該電路結(jié)構(gòu)設(shè)計(jì)簡(jiǎn)單，無需開關(guān)電容相關(guān)技術(shù)，可節(jié)省一定的芯片面積，同時(shí)可使失調(diào)電壓降到可控范圍內(nèi)，非常適合大規(guī)模工程應(yīng)用;之后給出的仿真結(jié)果圖，使電路工作過程一目了然。采用該結(jié)構(gòu)的電源管理芯片，量產(chǎn)測(cè)試結(jié)果表明，其電流采樣精度小于0.2%。

參考文獻(xiàn)：

　　[1王松林，張樹春，葉強(qiáng)，等.一種采用改進(jìn)自調(diào)零技術(shù)的誤差放大器設(shè)計(jì)[J].復(fù)旦學(xué)報(bào), 2010, 49(6): 667-673.

　　[2]賈子涵，馮全源，莊圣賢. 適用于DC-DC開關(guān)電源的振蕩器設(shè)計(jì)[J].電子元件與材料, 2015, 34(3): 29-32.

　　[3]蘇丹，胡永貴，徐輝.一種同步降壓型DC-DC轉(zhuǎn)換器驅(qū)動(dòng)電路設(shè)計(jì)[J].微電子學(xué), 2014, 44(6): 709-712.

　　[4]LEE C F, MOK P K T. A monolithic current-mode CMOS DC-DC converter with on-chip current-sensing technique[J].IEEE JSSC, 2004，39(1):3-14

　　[5]Behzad Razavi. Design of analog CMOS integrated circuits[M]. Boston: McGraw-Hill, 2001:376-389.

本文來源于中國科技期刊《電子產(chǎn)品世界》2016年第7期第65頁，歡迎您寫論文時(shí)引用，并注明出處。