更高性能/更低功耗的異步DSP核心設(shè)計(jì)

圖 1：同步DSP電壓波紋

圖 2：異步DSP電壓波紋

在IC 設(shè)計(jì)人員眼中，更出色的切換性能代表更可靠的電路。電路同時(shí)發(fā)生大規(guī)模切換時(shí)，將產(chǎn)生非常大的瞬時(shí)電流。在設(shè)備的電網(wǎng)上顯示為IR降。這意味著電網(wǎng)的某一區(qū)域在此時(shí)的電壓較低。這是意料之中的正常情況，通常都通過設(shè)計(jì)驗(yàn)證來確保電網(wǎng)能承受預(yù)計(jì)的最大電壓下降。有時(shí)這也是一種限制因素，妨礙設(shè)計(jì)人員在邏輯的特定區(qū)域進(jìn)行進(jìn)一步設(shè)計(jì)。

消除時(shí)鐘偏差：采用異步設(shè)計(jì)還有很多原因。低于90納米的硅片是生產(chǎn)的趨勢(shì)。這可以從硅制造商大力投入以糾正一系列問題上得以證明。他們已著手開發(fā)干涉計(jì)量學(xué)(Interferometric Metrology)等高級(jí)技術(shù)，

盡量使光罩的最小特征尺寸小于當(dāng)前的曝光波長。

由于這些變量會(huì)提高設(shè)備的偏差量，因此在過程中控制它們非常重要。時(shí)鐘偏差被定義為時(shí)鐘信號(hào)到達(dá)電路中不同點(diǎn)的時(shí)間差。

由于相同時(shí)鐘上的所有邏輯必須有序地運(yùn)行，因此時(shí)鐘偏差必須保持在最低水平，以確保電路正確運(yùn)行。設(shè)備的時(shí)鐘頻率越高，可允許的偏差越小。

隨著特征尺寸的減少，時(shí)鐘偏差的問題將更加嚴(yán)重。相比以前，特定晶片中將分為“慢速”芯片和“快速”芯片;由于密度大幅增加，單個(gè)芯片中的變量也將有所體現(xiàn)。這種狀況的性質(zhì)對(duì)于大型單片同步設(shè)備意義非常重大。

采用異步 DSP 核心可避免此類問題。DSP 核心基于小型自計(jì)時(shí)電路。因此所有定時(shí)對(duì)于該邏輯塊相關(guān)的小區(qū)域都是本地的。

穩(wěn)定性更高：半導(dǎo)體主要受三大物理屬性影響：制作流程速度、電源電壓電平和溫度。如果這些特征發(fā)生任何變化，將造成晶體管運(yùn)轉(zhuǎn)更快或更慢的情況。

同步電路必須在上述參數(shù)的最佳和最差狀態(tài)值下進(jìn)行靜態(tài)時(shí)序分析(static timing analysis)，以確保設(shè)備工作正常。換而言之，同步電路有一個(gè)可以使電路停止工作的“切斷點(diǎn)”。

由于異步電路是自計(jì)時(shí)電路，因此它們?cè)谖锢硖卣髯兓瘯r(shí)只須加速或減速。因?yàn)榭刂谱杂?jì)時(shí)的邏輯與處理邏輯處于相同區(qū)域，所以溫度和電壓等環(huán)境變化都會(huì)對(duì)兩者造成影響。所以，異步電路針對(duì)抵抗動(dòng)態(tài)電壓下降等瞬時(shí)變化的抗影響性能更好，還將根據(jù)長期溫度和電壓變化進(jìn)行自動(dòng)調(diào)整。

橫空出世：通用異步 DSP

由于成功采用異步設(shè)計(jì)技術(shù)的各種設(shè)備不斷出現(xiàn)，異步設(shè)計(jì)正受到越來越多的關(guān)注。異步邏輯的優(yōu)點(diǎn)眾所周知。包括低功耗和更穩(wěn)定的設(shè)計(jì)等等。

直到最近，異步電路僅僅在非常必要時(shí)才使用。由于學(xué)術(shù)界的偏見，它們通常被視為邊緣產(chǎn)品?，F(xiàn)在，許多商用設(shè)備已經(jīng)開發(fā)了上述針對(duì)各類小眾市場(chǎng)的功能。

完全基于異步邏輯的通用 DSP 核心的出現(xiàn)表明，現(xiàn)有的工具、技術(shù)和知識(shí)創(chuàng)造的商用產(chǎn)品可應(yīng)用于更大的客戶群體。更吸引人的是，該設(shè)備可與任何現(xiàn)有DSP一樣進(jìn)行同樣的編程和操作。也就是說，這個(gè)解決方案在絲毫不影響可用性的基礎(chǔ)上，實(shí)現(xiàn)了異步技術(shù)的所有優(yōu)點(diǎn)。