基于MSP430與FPGA的多功能數(shù)字頻率儀設(shè)計(jì)*

作者/ 任歡 顏逾越 廈門大學(xué)嘉庚學(xué)院 信息科學(xué)與技術(shù)學(xué)院(福建 漳州 363105)

摘要：本文采用以FPGA為主，MSP430為輔的框架系統(tǒng)處理方式設(shè)計(jì)了多功能數(shù)字頻率儀。該裝置采用低頻直接測(cè)周期，高頻等精度多周期同步測(cè)量的方法，通過進(jìn)一步優(yōu)化標(biāo)準(zhǔn)時(shí)鐘頻率的設(shè)置，克服了傳統(tǒng)測(cè)頻方法在高精度要求方面的缺陷。將MSP430作為控制處理核心、FPGA作為信號(hào)處理單元，將高效控制與快速運(yùn)算能力相結(jié)合，實(shí)現(xiàn)正弦波頻率、兩路方波信號(hào)時(shí)間間隔以及矩形脈沖占空比的測(cè)量。測(cè)試表明，該裝置具有高精度、高穩(wěn)定性、裝配簡(jiǎn)易和操作便利的特點(diǎn)。

引言

　　隨著電子產(chǎn)業(yè)的蓬勃發(fā)展，新興產(chǎn)業(yè)對(duì)頻率等參量測(cè)量結(jié)果的快速性、穩(wěn)定性、精確性等性能指標(biāo)提出了更高的要求^[1]。目前，信號(hào)頻率的測(cè)量已有多種測(cè)量方案，如過零檢測(cè)法^[2]、離散傅里葉變換^[3]、離散卡爾曼濾波^[4-5]等。其中存在對(duì)高頻信號(hào)的快速測(cè)量的局限性、頻譜泄漏^[6]以及準(zhǔn)確性有待提高^[7]等問題。本文采用高速現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)及超低功耗單片機(jī)(MCU)，結(jié)合多周期測(cè)量原理，通過進(jìn)一步優(yōu)化標(biāo)準(zhǔn)時(shí)鐘信號(hào)頻率的設(shè)置，使用低頻時(shí)鐘計(jì)數(shù)法直接測(cè)周期，高頻等精度多周期同步測(cè)量法測(cè)頻率的方法，實(shí)現(xiàn)對(duì)待測(cè)信號(hào)頻率、占空比、兩路信號(hào)時(shí)間間隔等參量的高精度測(cè)量。

1 系統(tǒng)設(shè)計(jì)思路

　　1.1 系統(tǒng)總體結(jié)構(gòu)

　　系統(tǒng)由Altera公司CycloneII EP2C8Q208C8型號(hào)FPGA、TI公司MSP430F5529型號(hào)MCU、外圍電路模塊、顯示模塊、按鍵模塊和電源模塊構(gòu)成，系統(tǒng)的總體結(jié)構(gòu)如圖1所示。其中，MCU是本系統(tǒng)的控制中心，主要負(fù)責(zé)數(shù)據(jù)接收、邏輯處理和命令傳達(dá);FPGA是本系統(tǒng)的核心測(cè)量模塊，主要負(fù)責(zé)利用由其內(nèi)含的計(jì)數(shù)模塊而構(gòu)成的等精度頻率測(cè)量模塊、高電平時(shí)間計(jì)數(shù)模塊、低電平時(shí)間計(jì)數(shù)模塊、時(shí)間間隔測(cè)量模塊進(jìn)行高頻信號(hào)的頻率、低頻信號(hào)的周期、單路方波信號(hào)的占空比和兩路方波信號(hào)時(shí)間間隔的測(cè)量，并根據(jù)MCU給定的控制信號(hào)，通過SPI協(xié)議發(fā)送相應(yīng)的測(cè)量數(shù)據(jù)至MCU中;外圍電路模塊是本系統(tǒng)的輸入信號(hào)調(diào)理模塊，主要負(fù)責(zé)將待測(cè)信號(hào)f(x)通過一系列的放大、整形等處理輸出為FPGA可直接判別并計(jì)數(shù)的方波信號(hào);顯示模塊主要用于已測(cè)得信號(hào)的頻率、占空比、時(shí)間間隔等參量的顯示，并由按鍵模塊進(jìn)行數(shù)據(jù)刷新。

　　1.2 時(shí)間及頻率測(cè)頻原理

　　等精度頻率測(cè)量法是指在給定一種標(biāo)準(zhǔn)時(shí)鐘信號(hào)的情況下，通過對(duì)待測(cè)信號(hào)的上升沿進(jìn)行多次識(shí)別及計(jì)數(shù)，從而得到待測(cè)信號(hào)頻率的方法。等精度頻率測(cè)量法的原理圖如圖2所示，若待測(cè)信號(hào)在標(biāo)準(zhǔn)時(shí)鐘信號(hào)上升沿個(gè)數(shù)為m的T秒時(shí)間內(nèi)，上升沿個(gè)數(shù)為n個(gè)[8]，則待測(cè)信號(hào)頻率為：

(1)

　　其中，f_x為待測(cè)信號(hào)頻率，f_s為標(biāo)準(zhǔn)時(shí)鐘信號(hào)頻率。

　　將式(1)進(jìn)行微分及相應(yīng)變換可得：

　　其中，d_fs/f_s為標(biāo)準(zhǔn)信號(hào)誤差，即晶振誤差，由于晶振穩(wěn)定性高，這一部分誤差可忽略不計(jì)。

　　則頻率測(cè)量誤差為：

(4)

　　由此可見，理論中測(cè)量誤差與待測(cè)信號(hào)頻率參數(shù)無關(guān)[9-10]，增長(zhǎng)標(biāo)準(zhǔn)時(shí)鐘信號(hào)的同步時(shí)間T或增大時(shí)鐘信號(hào)的頻率皆可進(jìn)一步提高測(cè)量精度，且等精度測(cè)頻法無法對(duì)頻率低于1/T低頻信號(hào)進(jìn)行測(cè)量。另一方面，在實(shí)際測(cè)試中，F(xiàn)PGA計(jì)數(shù)結(jié)果可能因硬件延遲存在著兩個(gè)計(jì)數(shù)值的固定誤差，則有實(shí)際誤差為：

(5)

　　若要求測(cè)量誤差小于η時(shí)，則符合精度的待測(cè)頻率f_x的最小值為：

(6)

　　直接測(cè)周法是一種對(duì)待測(cè)信號(hào)一個(gè)周期內(nèi)標(biāo)準(zhǔn)時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)，從而測(cè)量待測(cè)信號(hào)頻率的方法，其測(cè)量原理圖如圖3所示。若標(biāo)準(zhǔn)時(shí)鐘信號(hào)在待測(cè)信號(hào)一個(gè)周期內(nèi)上升沿個(gè)數(shù)為m個(gè)[11]，則待測(cè)信號(hào)頻率為：

(7)

　　同理可得：

(8)

　　同理，省略掉晶振誤差，且考慮FPGA硬件延遲后，可得直接測(cè)周法的測(cè)量誤差為：

(9)

　　由此可見，理論中測(cè)量誤差與待測(cè)信號(hào)頻率參數(shù)有關(guān)，若要求測(cè)量誤差小于時(shí)，則符合精度的待測(cè)頻率fx最大值為：

(10)

　　若要對(duì)低頻段采用直接測(cè)周法，高頻段采用等精度測(cè)頻法實(shí)現(xiàn)對(duì)整個(gè)通帶的信號(hào)頻率測(cè)量，則必須有，即必須將標(biāo)準(zhǔn)時(shí)鐘信號(hào)頻率設(shè)置為：

本文來源于中國(guó)科技期刊《電子產(chǎn)品世界》2016年第9期第65頁，歡迎您寫論文時(shí)引用，并注明出處。