自變模無線電能傳輸全數(shù)字鎖相環(huán)

2 仿真實驗及實物驗證

　　根據(jù)系統(tǒng)各部分電路的功能要求,該文采用Verilog HDL語言和自頂向下的系統(tǒng)設(shè)計方法,對ADPLL電路進行綜合設(shè)計。并分別利用QuartusⅡ 15.1和ModelSim-Altera 10.4b軟件對源程序進行了功能和時序仿真，利用Signal Tap Ⅱ觀察設(shè)計的內(nèi)部信號波形。

　　例如，根據(jù)滯后環(huán)節(jié)的功能要求，我們用Verilog設(shè)計了滯后環(huán)節(jié)的硬件電路，其部分Verilog設(shè)計程序如下：

　　module chaoqianzhihou_1(clk_1,rst_n,fout,fout_1);

　　input clk_1,rst_n,fout;

　　output fout_1;

　　wire fout,fout_pos,fout_neg,count_onetozero;

　　reg fout_1;

　　reg fout_this,fout_last;

　　reg [15:0] count_last,count_this;

　　reg [15:0] count;

　　assign fout_pos=(fout_last==0 && fout_this==1) ? 1:0;

　　assign fout_neg=(fout_last==1 && fout_this==0) ? 1:0;

　　assign count_onetozero=(count_last==1 && count_this==0) ? 1:0;

　　在仿真圖中，clk為50MHz的系統(tǒng)時鐘，rst_n為復(fù)位信號，U0為鎖相環(huán)輸入信號，fout為鎖相環(huán)輸出信號，A的值決定鎖相環(huán)處在不同捕捉區(qū)域,及對應(yīng)的比例積分系數(shù)K1、K2的大小，因為積分系數(shù)一定時，比例系數(shù)越小，則系統(tǒng)穩(wěn)定性越好，鎖相速度越快，但太小會導致系統(tǒng)對輸入噪聲過于敏感;比例系數(shù)一定時，積分系數(shù)越小，則系統(tǒng)響應(yīng)速度越快，但穩(wěn)定裕度越小，且輸出相位出現(xiàn)震蕩^[3]。圖4比較了不同環(huán)路濾波器參數(shù)對該文提出的ADPLL動態(tài)性能的影響。所以當相位誤差大于輸入信號周期的1/8時為快捕區(qū)，在輸入信號周期的1/8到1/16之間為慢捕區(qū)，小于輸入信號周期的1/16為鎖定區(qū)，比例系數(shù)依次為1/2、1/4、1/8，積分系數(shù)依次為1/256、1/512、1/1024。通過上述設(shè)置可實現(xiàn)自動變模控制。

　　圖5為鎖相過程中，濾波器自動變模模塊的仿真波形圖。在輸入信號突然發(fā)生變化時，前4個輸入周期A為10屬于快捕區(qū)，第5個周期A為01屬于慢捕區(qū)，第6個周期A為00屬于鎖定區(qū)。

　　圖6為加入超前、滯后模塊后輸出信號超前輸入信號15個機器周期的仿真波形圖。

　　圖7、圖8為EP4CE6E22C8型器件基于Signal Tap Ⅱ?qū)崿F(xiàn)的全數(shù)字鎖相環(huán)實測波形圖。

3 結(jié)論

　　該文提出基于FPGA的自適應(yīng)變?？刂?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/無線電能傳輸">無線電能傳輸全數(shù)字鎖相環(huán)，該ADPLL采用比例、積分結(jié)構(gòu)且比例、積分系數(shù)可調(diào)，使該ADPLL鎖相速度加快，超調(diào)量減小，通過中心頻率可變分頻器，使鎖相范圍增大。當系統(tǒng)時鐘為50MHz時，該鎖相環(huán)的鎖相范圍為1kHz-1MHz，該鎖相環(huán)環(huán)路失所時的重新鎖定時間最長為10個輸入信號周期。通過參數(shù)設(shè)置可調(diào)節(jié)輸出信號的相位。本文使用modelsim仿真并用Signal Tap Ⅱ觀測實物波形，理論與實踐一致。適用于無線電能傳輸電源對負載頻率跟蹤的需要。

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　　本文來源于《電子產(chǎn)品世界》2017年第6期第58頁，歡迎您寫論文時引用，并注明出處。