基于FPGA的超寬帶數(shù)字下變頻設計

　　1.引言

　　隨著雷達應用需求的提高和數(shù)字信號處理技術的迅速發(fā)展，對雷達接收系統(tǒng)的設計也越來越希望符合軟件無線電的設計思想，即將ADC盡可能靠近天線，將接收到的模擬信號盡早數(shù)字化。

　　數(shù)字化的中頻信號通?；?a class="contentlabel" href="http://www.butianyuan.cn/news/listbylabel/label/FPGA">FPGA實現(xiàn)數(shù)字下變頻獲得基帶I/Q信號，但隨著信號載頻和帶寬的不斷提高，也需要更加高速的ADC完成信號采樣，于是對數(shù)字下變頻的處理要求也越來越高。在超寬帶雷達接收系統(tǒng)中，高速的數(shù)據(jù)率使得基于FPGA的寬帶數(shù)字下變頻算法已不再適合采用傳統(tǒng)的串行結構實現(xiàn)，本文介紹了一種基于并行多相濾波結構的超寬帶數(shù)字下變頻設計方法，其并行的流水處理方式使得高速數(shù)據(jù)無需緩存，處理帶寬也相應大大提高。

　　2.設計原理

　　根據(jù)帶通采樣定理，在數(shù)字中頻接收系統(tǒng)中采樣率s f 與信號中頻c f 。滿足（其中M為正整數(shù)）時，數(shù)字混頻算法最為簡單，尤其是在采樣率較高的超寬帶數(shù)字接收系統(tǒng)中，滿足此條件可以簡化設計、便于工程實現(xiàn)。

　　在本文的超寬帶數(shù)字接收系統(tǒng)中，采樣率和接收帶寬都較大，低通濾波器設計采用多相結構。設低通濾波器的沖激響應為h（n），其Z變換為：

　　這樣即完成濾波器系數(shù)的多相分解，在工程實現(xiàn)時在工程實現(xiàn)時，可以根據(jù)需要采用先抽取再濾波的方式降低對硬件處理速度的要求，并提高實時處理能力。

　　數(shù)字下變頻仿真和設計主要基于FPGA系統(tǒng)級設計工具System Generator（SysGen）完成，它能夠實現(xiàn)從算法模型向FPGA硬件的直接遷移。工程實現(xiàn)主要包含數(shù)字混頻、并行多相濾波和數(shù)據(jù)抽取三部分，其中數(shù)字混頻過程同時實現(xiàn)了2倍抽取，并行多相濾波后得到大帶寬信號的基帶I/Q數(shù)據(jù)，再對此基帶信號進行2倍或多倍抽取即可實現(xiàn)對較小帶寬的抽取。以并行八相濾波分解結構為例，數(shù)字下變頻算法結構如圖1所示。

　　3.算法實現(xiàn)

　　本文的超寬帶數(shù)字接收系統(tǒng)中，要求信號中頻為400MHz，采樣率為1600MHz，輸入信號帶寬包含600MHz和350MHz兩種。根據(jù)后續(xù)處理系統(tǒng)需求，數(shù)字下變頻后對基帶信號分別進行2倍和4倍抽取，抽取后的數(shù)據(jù)率分別為800MHz和400MHz.

　　高速ADC選擇TI公司的ADC083000，其采樣率和全功率帶寬均達到3GHz;FPGA選擇Xilinx公司Virtex-6系列的XC6VSX315T，其具有較多的DSP48E資源，非常適合用于數(shù)字下變頻算法中占用資源較多的數(shù)字濾波器設計。

　　3.1 高速數(shù)字信號預處理

　　ADC采樣后的高速數(shù)字中頻信號是通過4路速率為400MHz的并行總線輸入至FPGA的，如此高速的信號顯然不易在FPGA中直接進行數(shù)字下變頻處理。為了適應FPGA進行數(shù)字下變頻時的處理速度，保證其在常溫和高低溫下均穩(wěn)定工作，首先需要對高速數(shù)字信號進行降速預處理。Virtex-6系列FPGA擁有專用的雙倍數(shù)據(jù)速率寄存器IDDR可以實現(xiàn)數(shù)據(jù)率降低一倍，其下降沿數(shù)據(jù)由輸入時鐘的反轉進行控制，算法實現(xiàn)如圖2所示。

　　經(jīng)降速處理后，輸入至FPGA的4路并行、速率為400MHz的高速信號就變成8路并行、速率為200MHz的較低速信號，這樣的數(shù)據(jù)率非常適合FPGA處理。

　　3.2 數(shù)字混頻

　　由于信號中頻400MHz與采樣率1600MHz符合fc/fs=1/4的對應關系，數(shù)字本振就只有1、-1和0這樣的簡單序列，于是數(shù)字混頻過程也就變成了加減運算。假設降速預處理后的8路并行信號為（x1，x2，x3，x4，x5，x6，x7，x8），則混頻后I路并行信號為（x1，0，-x3，0，x5，0，-x7，0），Q路并行信號為（0，x2，0，-x4，0，x6，0，-x8，）。

　　本文中輸入信號最大帶寬為600MHz，因此數(shù)字下變頻后抽取倍數(shù)最小應為2，而數(shù)字混頻后I/Q各產(chǎn)生了4路并行為0的數(shù)據(jù)，這樣混頻過程中恰好可以實現(xiàn)2倍抽取，于是抽取后I路的4個并行支路信號為（x1，-x3，x5，-x7），Q路的4個并行支路信號為（x2，-x4，x6，-x8）。實際工程實現(xiàn)時，數(shù)字混頻過程只需將輸入的8路并行AD信號分成兩組即可，加減運算與后面的并行多相濾波一起處理。

　　3.3 并行多相濾波

　　輸入信號包含600MHz和350MHz兩種帶寬，為滿足濾波器系數(shù)多相分解及重加載的需要，F(xiàn)IR低通濾波器統(tǒng)一設計為63階、64個系數(shù)，頻響特性如圖3所示。

　　并行多相濾波算法最重要的環(huán)節(jié)就是系數(shù)分解，系數(shù)分解先進行二相分解，再各自進行四相分解，并獲得8個支路I/Q信號的系數(shù)。

　　數(shù)字混頻及2倍抽取后，I路信號僅保留了奇數(shù)支路，Q路信號則僅保留了偶數(shù)支路，并且濾波算法實際上是乘累加的線性卷積過程，這樣I路低通濾波就僅使用FIR濾波器系數(shù)的偶數(shù)部分，同時Q路低通濾波就僅使用FIR濾波器系數(shù)的奇數(shù)部分，因此可以將濾波器系數(shù)首先進行二相分解。為滿足系數(shù)重加載設計需求，并行多相分解后每個支路的系數(shù)長度應該一致，這樣FIR低通濾波器系數(shù)的個數(shù)應為偶數(shù)N.假設濾波器系數(shù)為1 2 3 （ ， ， ，…， ） N h h h h ，二相分解后I路和Q路系數(shù)分別為2 4 （ ， ，…， ） N h h h 和1 3 1 （ ， ，…， ） N h h h 。

　　由于數(shù)字混頻后I和Q分別含4個支路，為實現(xiàn)濾波算法的并行處理，需要對各自的濾波器系數(shù)進一步做四相分解，以得到各支路系數(shù)。這樣實際上對系數(shù)完成了八相分解，因此濾波器系數(shù)的個數(shù)N應該為8的倍數(shù)。系數(shù)八相分解后，4個I支路的濾波器系數(shù)分別為2 8m h + 、4 8m h + 、6 8m h + 和8 8m h + ，4個Q支路的濾波器系數(shù)分別為1 8m h + 、3 8m h + 、5 8m h + 和7 8m h + ，其中m = 0，1，…， N / 8 ？1.

　　系數(shù)分解完成后，根據(jù)各支路多相濾波結構，在SysGen中采用FIR Compiler IP核實現(xiàn)算法設計?？紤]到FPGA中除了實現(xiàn)超寬帶數(shù)字下變頻算法外，還包含接口與通訊、高速數(shù)據(jù)打包傳輸?shù)裙δ?，?jié)省數(shù)字下變頻算法在FPGA中的資源占用，兩種信號帶寬的濾波器采用系數(shù)重加載方式實現(xiàn)，其加載時序如圖4所示。

　　以I路的一個支路為例，SysGen中實現(xiàn)多相濾波的算法結構如圖5所示，4路濾波輸出求和過程同時實現(xiàn)了數(shù)字混頻算法的加減運算。其余I支路以及Q路各支路濾波設計與此類似，僅延時有所不同，此處不再贅述。

　　經(jīng)多相濾波處理后，I/Q分別得到并行4路、速率為200MHz的基帶信號，將各自支路信號按順序組合，即獲得等效速率為800MHz的I/Q數(shù)據(jù)，也就實現(xiàn)了對600MHz帶寬信號的數(shù)字下變頻設計。

　　3.4 數(shù)據(jù)抽取

　　由于數(shù)字混頻和多相濾波后的信號已完成了2倍抽取，要實現(xiàn)4倍抽取只需在此基礎上再進行2倍抽取即可?？紤]到后續(xù)數(shù)據(jù)處理的一致性，4倍抽取后的I/Q信號仍需要包含4個支路，選取各自多相濾波后的第1、3支路分別進行2倍抽取，SysGen算法實現(xiàn)如圖6示。抽取后得到并行4路、速率為100MHz的基帶I/Q信號，將各自支路信號按順序組合即實現(xiàn)對350MHz帶寬信號的數(shù)字下變頻。

　　4.仿真應用

　　以350MHz帶寬的線性調頻信號為例，數(shù)字中頻信號和數(shù)字下變頻仿真結果如圖7示。從圖中看出，以并行多相濾波結構為基礎的算法實現(xiàn)了數(shù)字中頻信號的基帶變換，且數(shù)字下變頻后信號帶內平坦度較好，滿足工程應用需求。

　　限于本文中的采樣率和并行處理結構，F(xiàn)PGA的運行時鐘僅為200MHz，這對高性能的FPGA來說并不算困難。而對于更高速率的中頻采樣系統(tǒng)，只要FPGA的處理速度可以接受，那么仍然可以采用本文的算法結構實現(xiàn)。

　　5.結論

　　本文基于FPGA、以并行多相濾波結構為基礎、在SysGen開發(fā)環(huán)境實現(xiàn)了超寬帶中頻信號的數(shù)字下變頻算法，并通過仿真實驗驗證了可行性。設計參數(shù)中信號中頻和采樣率滿足了帶通采樣定理約定的關系，這在一定程度上簡化了數(shù)字混頻設計；如果采樣率和信號中頻沒有約定關系，那么可以在此設計基礎上繼續(xù)采用二次變頻即可。