一種具有后臺(tái)校正功能的電流舵DAC

作者 / 何廣 電子科技大學(xué)微電子與固體電子學(xué)院（四川 成都 610054）

　　隨著工藝水平的提高，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，即金屬-氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)閾值電壓的失配常數(shù)Avt越來(lái)越小，電流源之間的匹配程度越來(lái)越高，然而隨著DAC(Digital to Analog Converter，即數(shù)模轉(zhuǎn)換器)分辨率的提高， DAC對(duì)電流源誤差的要求越來(lái)越高[1]。其中閾值電壓失配不僅與Avt有關(guān)，由于閾值電壓的溫度系數(shù)存在，DAC工作時(shí)片上不同位置的溫度變化會(huì)導(dǎo)致閾值電壓和遷移率隨著溫度發(fā)生改變，因而引入新的閾值電壓失配，進(jìn)而導(dǎo)致了新的電流源失配問(wèn)題。

　　現(xiàn)有的文獻(xiàn)[2]提出了基于幅值誤差和動(dòng)態(tài)誤差的前臺(tái)校正算法，解決了由于工藝失配引起的誤差，但是并沒(méi)有解決DAC工作過(guò)程中引入的新的電流源失配誤差。針對(duì)上述存在的問(wèn)題，為解決DAC工作時(shí)候引入的新的電流源失配誤差問(wèn)題，本文提供了一種具有校正功能的分段式電流舵型DAC及其后臺(tái)校正方法。

　　1 校正原理

　　與傳統(tǒng)校正算法在DAC工作前對(duì)每一個(gè)MSB電流源校正不同，后臺(tái)校正算法在DAC工作時(shí)將持續(xù)對(duì)MSB電流源校正。

　　如圖1所示為本文提出的算法結(jié)構(gòu)示意圖，其中包括開(kāi)關(guān)選擇器電路，譯碼器電路。延時(shí)單元電路，比較器電路，鎖存器電路，移位寄存器電路。傳統(tǒng)12位電流舵DAC的高位電流源陣列包括63個(gè)MSB電流源，后臺(tái)校正則共有64個(gè)MSB電流源，多余的一個(gè)電流源是為了在不影響DAC正常工作的前提下用于校正。校正核心電路為104開(kāi)關(guān)選擇電路以及107開(kāi)關(guān)選擇地電路，選擇電路每隔一個(gè)周期選擇一個(gè)空閑的電流源校正，校正為自校正[3]，即每個(gè)電流源均配置一個(gè)校正陣列，用逐次逼近的方法將每個(gè)電流源的電流大小校正到1/8LSB之內(nèi)。

　　圖1 DAC電路結(jié)構(gòu)圖

　　本文提供的校正算法為后臺(tái)實(shí)時(shí)校正，其校正原理為：利用第一開(kāi)關(guān)選擇電路104控制高位電流源陣列中的高位數(shù)據(jù)開(kāi)關(guān)陣列，利用第二開(kāi)關(guān)選擇電路107控制高位電流源陣列中的選擇開(kāi)關(guān)陣列，選擇出一個(gè)電流源單元進(jìn)行校正，其余電流源單元繼續(xù)工作;一個(gè)校正周期后選擇另一個(gè)電流源校正，原被校正電流源切換到工作狀態(tài)，每次校正過(guò)程校正一個(gè)電流源，在所有電流源校正一次后，從第一個(gè)電流源開(kāi)始進(jìn)行第二次校正。第一開(kāi)關(guān)選擇電路104和第二開(kāi)關(guān)選擇電路107的選擇輸入端輸入的選擇信號(hào)SEL是由移位寄存器106產(chǎn)生，移位寄存器106每移位一次便依次選擇出一個(gè)不同的電流源單元進(jìn)行校正，選擇出來(lái)的電流源單元通過(guò)校正端接到電流比較器112的第一輸入端和電流比較器112第二輸入端連接的參考電流源比較后通過(guò)逐次逼近的方法[4]校正。

　　圖2 開(kāi)關(guān)選擇電路結(jié)構(gòu)圖

　　開(kāi)關(guān)選擇器電路圖如圖2，其電路結(jié)構(gòu)由二選一電路，反相器，或非門(mén)組成。開(kāi)關(guān)選擇器電路107的IN<62:0>接高電平，在校正開(kāi)始之前第二開(kāi)關(guān)選擇電路107的選擇輸入端輸入的信號(hào)SEL<62:0>全部置為高電平，此時(shí)二選一電路單元的OUTB=IN，OUTA=0;此時(shí)OUT<0>=0，OUT<1>=IN<0>，OUT<2>=IN<1>，……，OUT<63>=IN<62>，下一個(gè)校正時(shí)鐘沿到來(lái)時(shí)SEL<0>置低電平，此時(shí)OUT<0>=IN<0>，OUT<1>=0，其余輸出不變，又在下一個(gè)時(shí)鐘沿到來(lái)時(shí)SEL<1>置低電平，SEL<0>保持低電平不變，此時(shí)，OUT<1>=IN<1>，OUT<2>=0，依次類(lèi)推在經(jīng)過(guò)63次切換后SEL<0:62>都為低電平，此時(shí)OUT<0>=IN<0>，OUT<1>=IN<1>，……，OUT<62>=IN<62>，OUT<63>=0。

　　第一開(kāi)關(guān)選擇電路104的數(shù)據(jù)輸入端的信號(hào)IN<62:0>為譯碼器103的輸出，其選擇輸.入端的信號(hào)SEL<0:62>的切換過(guò)程跟第二開(kāi)關(guān)選擇電路107相同。

　　第二開(kāi)關(guān)選擇電路107和第一開(kāi)關(guān)選擇電路104的輸出同步，第二開(kāi)關(guān)選擇電路107的輸出用于賦予高位電流源陣列110的SEL_OUT<63:0>信號(hào)值，當(dāng)SEL_OUT的值為低電平時(shí)第N個(gè)電流源切換到校正狀態(tài)，其余正常工作。在一次完整的校正過(guò)程中，從第一個(gè)到最后一個(gè)依次校正，當(dāng)SEL<62:0>全部切換到低電平時(shí)所有電流源完成一次校正，SEL<62:0>置為高電平，在下一個(gè)校正時(shí)鐘沿到來(lái)時(shí)進(jìn)行第二次校正。在工作過(guò)程中進(jìn)行校正可以校正工作環(huán)境改變引入的失配誤差[5]。

　　具體校正步驟：

　　步驟201：譯碼器103對(duì)DAC高位輸入碼進(jìn)行溫度計(jì)譯碼并輸入到第一開(kāi)關(guān)選擇電路104的數(shù)據(jù)輸入端;第二開(kāi)關(guān)選擇電路107的數(shù)據(jù)輸入端置高電平。

　　步驟202：移位寄存器106的輸出控制第一開(kāi)關(guān)選擇電路104和第二開(kāi)關(guān)選擇電路107的選擇輸入端，兩個(gè)開(kāi)關(guān)選擇電路分別通過(guò)兩個(gè)鎖存器控制高位電流源陣列的高位數(shù)據(jù)開(kāi)關(guān)陣列和選擇開(kāi)關(guān)陣列，選擇一個(gè)電流源單元進(jìn)行校正，其余電流源單元繼續(xù)工作，其中被校正電流源單元接到校正端連接電流比較器的第一輸入端，其余電流源單元接到輸出端。

　　步驟203：將被校正電流源單元中的高位電流源與參考電流源比較，其中參考電流源大小為低位電流源電流值大小的256倍。

　　步驟204：判斷被校正電流源單元的高位電流源與參考電流源的電流之差是否在預(yù)定精度內(nèi)，如果在預(yù)定精度內(nèi)則在下一個(gè)校正周期返回步驟202選擇下一個(gè)被校正電流源單元;如果沒(méi)有則繼續(xù)步驟205。

　　步驟205 當(dāng)被校正電流源單元中的高位電流源電流大于參考電流源電流時(shí)，通過(guò)被校正電流源單元中的校正電流源抽取被校正電流源單元中高位電流源的一部分電流，當(dāng)被校正電流源單元中高位電流源的電流小于參考電流源時(shí)，通過(guò)被校正電流源單元中校正電流源給被校正電流源單元中的高位電流源補(bǔ)電流。

　　步驟206：將經(jīng)過(guò)步驟205增減電流的被校正電流源單元中的高位電流源與參考電流源比較，判斷其電流之差是否在預(yù)定精度內(nèi)，如果在預(yù)定精度內(nèi)則在下一個(gè)校正周期返回步驟202選擇下一個(gè)被校正電流源單元;如果沒(méi)有則返回步驟205對(duì)被校正電流源單元中的高位電流源再進(jìn)行加減電流操作。

　　校正過(guò)程與傳統(tǒng)的前臺(tái)校正不同的是，校正是在DAC工作過(guò)程中持續(xù)的，這樣可以把DAC工作中產(chǎn)生的誤差校正回來(lái)。因此，在這種校正算法下，電流舵DAC的性能可以得到顯著提高。

　　2 建模結(jié)果驗(yàn)證

　　在matlab中將所有開(kāi)關(guān)的動(dòng)作逐一分解，將每個(gè)電流源的工作模式一一畫(huà)出，最后將所有的結(jié)果相加。其中當(dāng)譯碼的結(jié)果從0變成1時(shí)，該電流源開(kāi)始建立，從1變成0則立刻關(guān)斷降為0，碼值不變時(shí)輸出保持不變。電流源建立過(guò)程的電流值如下列公式給出[6]：

　　(3.1)

　　每一個(gè)電流源的電流大小與時(shí)間的關(guān)系如上，其中加入的非理想因素包括：與時(shí)間相關(guān)的幅度誤差;時(shí)序誤差;以及時(shí)間常數(shù)。最后得到的DAC輸出為所有LSB電流以及MSB電流之和。將DAC輸出結(jié)果做FFT分析得到DAC的動(dòng)態(tài)性能。

　　通過(guò)matlab驗(yàn)證得到校正前和校正后12位DAC動(dòng)態(tài)性能分別為圖3和圖4。

　　圖3 校正前SFDR 圖4 校正后SFDR

　　從結(jié)果可以看出12位200MHz電流舵DAC在輸入信號(hào)頻率為20.3125MHz的條件下，校正后的SFDR比校正前提高了12dB。

　　3 結(jié)論

　　利用現(xiàn)有的DAC模型，并加入一個(gè)與時(shí)間相關(guān)的幅度誤差變量，通過(guò)matlab建模驗(yàn)證，本文提出的校正算法可以有效的提高12位電流舵DAC的SFDR。

　　參 考 文 獻(xiàn)

　　[1] 薛曉博，何樂(lè)年，高速高精度電流舵數(shù)模轉(zhuǎn)換器關(guān)鍵設(shè)計(jì)技術(shù)的研究與實(shí)現(xiàn) 2014 34-40

　　[2] 韓軍明 帶數(shù)字校正的12bit 200MHz DAC研究與設(shè)計(jì) 2015 57-65

　　[3] Yonghua Cong Randall L. Geiger .A 1.5-V 14-Bit 100-MS/s Self-Calibrated DAC [J]. IEEE Journal of Solid-State Circuits, 2013:1-10

　　[4] 楊海峰，程龍，一種用于高速高精度DAC的數(shù)字校準(zhǔn)方法[J].復(fù)旦學(xué)報(bào)(自然科學(xué)版)，51(1)，2012

　　[5] C.B. Maruthi, Dr. S. Dasgupta. A 1.2 Volt, 90nm, 16-Bit Three Way Segmented Digital to Analog Converter (DAC) for Low Power Applications [C]. ISQED, San Jose, 2009: 447-450

　　[6] Tao Chen, Student Member, IEEE, and Georges Gielen, Fellow, IEEE. The Analysis and Improvement of a Current-Steering DAC’s Dynamic SFDR—II: The Output-Dependent Delay Differences