電壓突變的影響--DV/DT以及電流突變的影響--DL/DT

信號(hào)傳播的整個(gè)路徑，包括器件封裝、電路板布局以及連接器等，如果要它們正確地分發(fā)轉(zhuǎn)換時(shí)間為TR的數(shù)字信號(hào)，其頻率響應(yīng)至少在FKNEE之前都應(yīng)當(dāng)是平坦的。如果FKNEE之前某個(gè)路徑的頻率響應(yīng)不是平坦的，在路徑端收到的信號(hào)則可能出現(xiàn)上升時(shí)間劣化、鼓包、過沖或振鈴。

縮短上升時(shí)間將迫使FKNEE的值升高，使得信號(hào)傳播的問題更加嚴(yán)重。這是過分縮短上升時(shí)間的首要缺點(diǎn)。

電路的DV/DT還可能影響其他鄰近電路上的信號(hào)。這一串?dāng)_是由互容機(jī)制產(chǎn)生的。兩個(gè)鄰近的電路元件總是會(huì)有容性的相互作用。參考如下：

“兩個(gè)電阻都接地，相應(yīng)的容性耦合等于0.004，同時(shí)感性串?dāng)_是0.032。對(duì)一個(gè)工作在50歐阻抗級(jí)別的電路來說，這是一個(gè)典型的比率。對(duì)于高阻抗電路，涉及的DV/DT較大，DI/DT相對(duì)較小，得到的容性耦合相應(yīng)地比較大。

在門電路的低輸出阻抗的情況下，門電路直接驅(qū)動(dòng)傳輸裝置，感性耦合問題被擴(kuò)大。在該情形中，總的感性耦合信號(hào)能量在遠(yuǎn)端終結(jié)，而不是如例1.4中一分為二?！?/font>

如上所提示，在數(shù)字系統(tǒng)中，由互容引起的串?dāng)_要遠(yuǎn)小于由感引起的串?dāng)_。

我們可以把電路最大的DV/DT與它的10~90%上升時(shí)間以及電壓幅度△V聯(lián)系起來：

電流的突然變化可能影響附近其他電路上的信號(hào)。這一串?dāng)_通過互感機(jī)制而產(chǎn)生。兩個(gè)鄰近放置的電路元件總是會(huì)相互感應(yīng)。為了計(jì)算電感耦合的大小，首先必須估算源網(wǎng)絡(luò)中電流的變化速率?？梢悦鞔_地說：電路的電流變化速率越高，出現(xiàn)的電感耦合問題將會(huì)越來越嚴(yán)重。這是DL/DT過高的主要缺點(diǎn)。

因?yàn)橹饕臏y(cè)量?jī)x器讀取的是輸出電壓而不是電流，所以需要一種方法將電壓的上升時(shí)間讀數(shù)轉(zhuǎn)化為電流的變化速率。圖2.14說明了常見的情況。上升電壓波形V（T）引起的電流在負(fù)載電阻和負(fù)載電容中流過，分別等于：

對(duì)兩個(gè)波形求導(dǎo)數(shù)，以得到電流的變化速率：

電流變化率的最大值對(duì)于確定電感耦合的峰值很有幫助。對(duì)于圖中的電阻器和電容器來說，電流變化率真的最大值分別是：

當(dāng)驅(qū)動(dòng)一個(gè)既有阻性元件又有容性元件的組合負(fù)載時(shí)，只要將上式中得到的最大值相加即可。這一總計(jì)算可能稍高于實(shí)際的峰值，但對(duì)于我們的目標(biāo)來說已足夠精確。圖2.14顯示V（T）的一階導(dǎo)數(shù)和二階導(dǎo)數(shù)的峰值在時(shí)間上不是完全對(duì)齊的，因而電阻和電容中的電流變化率的峰值出現(xiàn)的時(shí)刻稍許不同。的確，直接求和并不是十分精確，但是容易記憶而且十分接近。

上式給我們一個(gè)提示，為什么互感問題是如此重要?；ジ袉栴}是如此重要?；ジ袉栴}的原因是電流變化速率，它與10~90%上升時(shí)間平方的倒數(shù)成正比。當(dāng)我們把上升時(shí)間減少一半時(shí)，將會(huì)使流入電容負(fù)載的DL/DT的數(shù)值乘以4。

讓我們通過兩個(gè)例子來比較TTL和ECL系統(tǒng)中的電流變化率。這些示例表明ECL系統(tǒng)與TTL系統(tǒng)相比并不會(huì)產(chǎn)生更高的電流瞬變現(xiàn)象。ECL系統(tǒng)速度更快而且噪聲更小。