FPGA+DSP的高速通信接口設(shè)計(jì)與實(shí)現(xiàn)

　?。?） 控制部分：由令牌轉(zhuǎn)換模塊和控制模塊組成，是整個(gè)設(shè)計(jì)的核心部分，完成對(duì)各部分的控制和與FPGA內(nèi)部進(jìn)行通信（通過(guò)CTL一組信號(hào)）。TS101的鏈路口通信握手是靠?jī)筛鶗r(shí)鐘信號(hào)驗(yàn)證令牌指令完成，即當(dāng)發(fā)送端驅(qū)動(dòng)原本為高的LxCLKOUT信號(hào)為低電平，以此作為令牌請(qǐng)求向接收端發(fā)出。如果接收端準(zhǔn)備好接收，則接收端驅(qū)動(dòng)LxCLKIN為高；如果令牌發(fā)出6個(gè)時(shí)鐘周期后，LxCLKIN信號(hào)仍然為高，則肩動(dòng)數(shù)據(jù)傳輸（以上時(shí)鐘信號(hào)都以發(fā)送端視角分析）。本設(shè)計(jì)中，令牌轉(zhuǎn)換模塊負(fù)責(zé)驗(yàn)證令牌和發(fā)送令牌。這里要注意，由于用來(lái)驗(yàn)證令牌低電平個(gè)數(shù)的時(shí)鐘信號(hào)（PLL_32ns）是由FPGA時(shí)鐘信號(hào)（CLK）通過(guò)鎖相環(huán)倍頻得到，與DSP鏈路口時(shí)鐘異步，故驗(yàn)證令牌時(shí)，當(dāng)計(jì)數(shù)器計(jì)到5個(gè)低電平時(shí)即可認(rèn)為已達(dá)成通信握手，否則可能會(huì)丟失數(shù)據(jù)。達(dá)成握手后通知控制模塊向接收或發(fā)送緩存輸出控制信號(hào)，其中接收控制信號(hào)包括寫緩存時(shí)鐘和寫使能。發(fā)送控制信號(hào)包括讀緩存時(shí)鐘、讀使能和DSP中斷信號(hào)（DSP_IRQ），其中寫緩存時(shí)鐘通過(guò)對(duì)鏈路口時(shí)鐘分頻得到，讀緩存時(shí)鐘由鎖相環(huán)倍頻FPGA工作時(shí)鐘得到。

　?。?） 發(fā)送部分：與接收部分類似，也南編碼和緩存兩部分組成，相應(yīng)的設(shè)計(jì)基本相同，這里不作過(guò)多介紹。由于DSP鏈路口每次傳輸數(shù)據(jù)個(gè)數(shù)的最小單位是4個(gè)32位字，即8個(gè)鏈路時(shí)鐘周期，所以發(fā)送時(shí)鐘廊該每8個(gè)時(shí)鐘周期一組，以湊夠128bit，避免傳輸錯(cuò)誤，其中多余無(wú)效的數(shù)據(jù)DSP可以自行舍去。發(fā)送部分采用DSP外部中斷方式而不是鏈路口中斷方式通知DSP接收數(shù)據(jù)。

　　TS101的鏈路口通信協(xié)議要求鏈路口接收端在傳輸啟動(dòng)一個(gè)周期后，將其LxCLKOUT拉低，若可以繼續(xù)接收，在下一個(gè)周期再將其拉高，以此作為連接測(cè)試。實(shí)際運(yùn)行中發(fā)現(xiàn)，當(dāng)FPGA接收數(shù)據(jù)時(shí)，可將LxCLKOUT信號(hào)一直驅(qū)動(dòng)為高，不必做特殊的連接測(cè)試也能正確接收數(shù)據(jù)。另外，發(fā)送鏈路口數(shù)據(jù)時(shí)，由于發(fā)送緩存中已經(jīng)對(duì)應(yīng)仔好了要發(fā)送的8bit數(shù)據(jù)，故可以使用對(duì)FPGA時(shí)鐘信號(hào)（CLK）倍頻得到的PLL_16ns信號(hào)來(lái)讀發(fā)送緩存，讀出的數(shù)據(jù)即鏈路口發(fā)送數(shù)據(jù)，再對(duì)PLL_16ns信號(hào)的下降沿分頻得到鏈路口的發(fā)送時(shí)鐘信號(hào)。

　　限于篇幅，本文只給出FPCA接收TS101數(shù)據(jù)的時(shí)序圖，如圖3所示。LxCLKIN、LxDAT[7..0]是DSP的鏈路口輸出時(shí)鐘和數(shù)據(jù)，LxCLKOUT是FPGA的回饋準(zhǔn)備好信號(hào)。仿真中鏈路口數(shù)據(jù)采用1F-3E（十六進(jìn)制）的32個(gè)8bit數(shù)據(jù)，即從2221201F到3E3D3C3B的8個(gè)32bit數(shù)據(jù)；PLL_32ns信號(hào)是FPGA內(nèi)部鎖相環(huán)產(chǎn)生的與DSP鏈路口時(shí)鐘異步的32ns時(shí)鐘信號(hào)，用來(lái)校驗(yàn)令牌指令；W_FIFO_EN信號(hào)足寫緩存使能信號(hào)，當(dāng)令牌驗(yàn)證后使能接收緩存；DSP_DAT信號(hào)是DSP通過(guò)鏈路門傳輸?shù)?2bit數(shù)據(jù)，通過(guò)對(duì)鏈路口數(shù)據(jù)的編碼得到；W_BUF_CLK信號(hào)由鏈路口時(shí)鐘分頻處理得到，將上升沿對(duì)應(yīng)的32bit DSP數(shù)據(jù)寫入接收緩存，完成接收過(guò)程。

　　2.3 基于FPGA的TS201鏈路口設(shè)計(jì)

　　圖4給出了FPGA與TS201進(jìn)行鏈路口通信的設(shè)計(jì)框圖。由于TS201的握手信號(hào)較多，所以相對(duì)TS101的鏈路口設(shè)計(jì)容易些。本設(shè)計(jì)FPGA時(shí)鐘50MHz，TS101核時(shí)鐘500MHz，鏈路口時(shí)鐘為DSP核時(shí)鐘的4分頻，采用4bit方式，單向?qū)嶋H數(shù)據(jù)傳輸速率為125MBps。

　　TS201的鏈路口數(shù)據(jù)和時(shí)鐘采LVDS信號(hào)，具有速率高、功耗低、噪聲小的優(yōu)點(diǎn)。Cyclone系列芯片不僅支持LVDS信號(hào)，還集成了LVDS轉(zhuǎn)換模塊，這給設(shè)計(jì)提供了很大方便。應(yīng)該注意的是，在硬件設(shè)計(jì)時(shí)LVDS信號(hào)兩極的PCB走線要匹配，并且注意匹配電阻網(wǎng)絡(luò)的接入。

　　TS201的鏈路口有1bit和4bit兩種傳輸方式，本文以4b