賽靈思FPGA全局時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)詳解

　　3) 數(shù)字移相器

　　DCM 具有移動(dòng)時(shí)鐘信號(hào)相位的能力，因此能夠調(diào)整I/O信號(hào)的建立和保持時(shí)間，能支持對(duì)其輸出時(shí)鐘進(jìn)行0度、90度、180度、270度的相移粗調(diào)和相移細(xì)調(diào)。其中，相移細(xì)調(diào)對(duì)相位的控制可以達(dá)到1%輸入時(shí)鐘周期的精度(或者50 ps)，并且具有補(bǔ)償電壓和溫度漂移的動(dòng)態(tài)相位調(diào)節(jié)能力。對(duì)DCM輸出時(shí)鐘的相位調(diào)整需要通過(guò)屬性控制PHASE_SHIFT來(lái)設(shè)置。PS設(shè)置范圍為 -255到 255，比如輸入時(shí)鐘為200 MHz，需要將輸出時(shí)鐘調(diào)整 0.9 ns的話，PS =(0.9ns/ 5ns)?56 = 46。如果PHASE_ SHIFT值是一個(gè)負(fù)數(shù)，則表示時(shí)鐘輸出應(yīng)該相對(duì)于CLKIN向后進(jìn)行相位移動(dòng);如果PHASE_SHIFT是一個(gè)正值，則表示時(shí)鐘輸出應(yīng)該相對(duì)于 CLKIN向前進(jìn)行相位移動(dòng)。

　　移相用法的原理圖與倍頻用法的原理圖很類(lèi)似，只用把CLK2X輸出端的輸出緩存移到CLK90、CLK180或者CLK270端即可。利用原時(shí)鐘和移相時(shí)鐘與計(jì)數(shù)器相配合也可以產(chǎn)生相應(yīng)的倍頻。

　　4) 數(shù)字頻譜合成器

　　Xilinx 公司第一個(gè)提出利用創(chuàng)新的擴(kuò)頻時(shí)鐘技術(shù)來(lái)減少電磁干擾(EMI)噪聲輻射的可編程解決方案。最先在FPGA中實(shí)現(xiàn)電磁兼容的EMIControl技術(shù)，是利用數(shù)字?jǐn)U頻技術(shù)(DSS)通過(guò)擴(kuò)展輸出時(shí)鐘頻率的頻譜來(lái)降低電磁干擾，減少用戶在電磁屏蔽上的投資。數(shù)字?jǐn)U頻(DSS)技術(shù)通過(guò)展寬輸出時(shí)鐘的頻譜，來(lái)減少EMI和達(dá)到FCC要求。這一特點(diǎn)使設(shè)計(jì)者可極大地降低系統(tǒng)成本，使電路板重新設(shè)計(jì)的可能性降到最小，并不再需要昂貴的屏蔽，從而縮短了設(shè)計(jì)周期。

　　2.DCM模塊IP Core的使用

　　例：在ISE中調(diào)用DCM模塊，完成50MHz時(shí)鐘信號(hào)到75MHz時(shí)鐘信號(hào)的轉(zhuǎn)換。

　　1)在源文件進(jìn)程中，雙擊“Create New Source”;然后在源文件窗口，選擇“IP (CoreGen & Architecture Wizard)”，輸入文件名“my_dcm”;再點(diǎn)擊“Next”，在選擇類(lèi)型窗口中，“FPGA Features and Design –

　　《2》 點(diǎn)擊“Next”，“Finish”進(jìn)入Xilinx 時(shí)鐘向?qū)У慕⒋翱?，如圖8所示。ISE默認(rèn)選中CLK0和 LOCKED這兩個(gè)信號(hào)，用戶根據(jù)自己需求添加輸出時(shí)鐘。在“Input Clock Frequency”輸入欄中敲入輸入時(shí)鐘的頻率或周期，單位分別是MHz和ns，其余配置保留默認(rèn)值。為了演示，這里添加了CLKFX 信號(hào)，并設(shè)定輸入時(shí)鐘為單端信號(hào)，頻率為50MHz，其余選項(xiàng)保持默認(rèn)值。

　　《3》 點(diǎn)擊“Next”，進(jìn)入時(shí)鐘緩存窗口，如圖9所示。默認(rèn)配置為DCM輸出添加全局時(shí)鐘緩存以保證良好的時(shí)鐘特性。如果設(shè)計(jì)全局時(shí)鐘資源，用戶亦可選擇“Customize buffers”自行編輯輸出緩存。一般選擇默認(rèn)配置即可。