基于計數(shù)器的隨機單輸入跳變測試序列生成

　　首先將移位寄存器SR初始化為（0，0，0，…，0），用使能信號將觸發(fā)器（FF）置“1”，F(xiàn)F和SR都由公共的測試時鐘信號Clock所控制，在（n+1）時鐘周期內(nèi)SR產(chǎn)生的測試向量為：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一個時鐘信號到來時“與”門使SR的第一級為“0”，經(jīng)過n個時鐘脈沖后，SR的輸出為{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而復始繼續(xù)重復以上過程。

　　初始化后，在（2n+1）個時鐘周期內(nèi)Counter的輸出保持穩(wěn)態(tài)，而SR產(chǎn)生（2n+1）個不同的測試向量，在信號Counter-Clock的作用下，SR與Counter作“對應位的異或運算”，可產(chǎn)生（2n+1）個單輸入變化（SIC）測試向量。可用于對集成電路的低功耗測試。

　　3 實驗驗證

　　為了驗證RSIC測試序列可以降低測試期間的功耗，用Xilinx公司的專用功耗分析工具——XPower對上述譯碼器進行功耗分析實驗。

　　實驗中選用的FPGA是spartan3系列的xc3s400，其封裝形式為tq144，速度等級為-6，直流電源電壓為3.3 V，最大時鐘頻率為50 MHz。

　　在不同時鐘頻率下，對CC4028譯碼器邏輯主電路分別施加如圖2所示的偽隨機全測試序列(MSIC)和如圖3所示的隨機單輸入跳變(RSIC)測試序列，測得的平均動態(tài)功耗如表1所示。