一種基于FPGA的多路視頻通道控制系統(tǒng)設計

　　其中，clk為13．5 MHz頻率的時鐘信號，clk_cnt為采樣時間間隔計數(shù)器，當clk_cnt為135 000時采樣1次，即每隔10 ms采樣1次。寄存器shuru_temp存儲前一次開關信號狀態(tài)，shum存儲當前開關信號狀態(tài)。如果shuru_temp的值等于shtlm的值，則計數(shù)器test_cnt自動加l。如果連續(xù)4次采樣值相等，即test_cnt=4時去抖動輸出才隨輸入變化。

　　用電平撥動開關信號作為輸入，制作了一個脈沖信號用于識別開關動作，其代碼如下：

　　代碼中寄存器level_contrl_TEMP存儲level_contrl延時256個時鐘周期后的信號，然后用level_eontrl_TEMP中存儲的信號與level_co-ntrl的值相異或產(chǎn)生所需要的脈沖信號。

　　調試中發(fā)現(xiàn)，去抖動后的信號經(jīng)?；煊谐掷m(xù)時間很短的高頻脈沖干擾信號，因此設計中使用兩級D觸發(fā)器延時來徹底消除高頻脈沖干擾，其程序代碼如下：