卷積碼+QPSK的中頻調(diào)制解調(diào)系統(tǒng)的FPGA

　　TB模塊從SPM中讀取當(dāng)前時(shí)刻64條路徑的幸存信息，根據(jù)末端狀態(tài)可以找到相應(yīng)的最大似然路徑在時(shí)刻t的幸存信息，從而找到t-1時(shí)刻最大似然路徑上的狀態(tài)。依此類推，直至找到最大似然路徑在t-L+1時(shí)刻的狀態(tài)，狀態(tài)的最高位即為譯碼輸出。

　　FPGA可以實(shí)現(xiàn)流水線操作，而各個(gè)模塊可以同時(shí)進(jìn)行工作，所以需要控制模塊處理各個(gè)模塊間的時(shí)序關(guān)系。每個(gè)子模塊都有一個(gè)控制信號(hào)，使得輸入數(shù)據(jù)可以在各個(gè)模塊之間進(jìn)行流水操作。

　　由于本方案是基于各個(gè)功能單元自上至下設(shè)計(jì)的，靈活性較大，稍加修改子模塊，便可以用于實(shí)現(xiàn)各種卷積碼的Viterbi譯碼器。

　　2．2 QPSK調(diào)制與解調(diào)的FPGA實(shí)現(xiàn)

　　QPSK調(diào)制模塊由成形濾波和上變頻兩部分組成。成形濾波具有兩個(gè)功能，即限帶和抗碼間干擾。成形濾波采用查表的方式實(shí)現(xiàn)，四倍內(nèi)插，升余弦滾降。形成后的數(shù)據(jù)與NCO產(chǎn)生的本地載波進(jìn)行上變頻運(yùn)算。

　　QPSK解調(diào)的結(jié)構(gòu)框圖如圖4所示。解調(diào)模塊由下變頻、低通濾波、根升余弦濾波和載波同步幾部分組成。I、Q兩路的調(diào)制信號(hào)先經(jīng)過本地載波NCO下變頻，再通過低通濾波器LPF得到基帶信號(hào)。基帶信號(hào)需要進(jìn)行相應(yīng)的根升余弦濾波。由于本地載波與發(fā)端載頻之間有一定的偏差，所以要根據(jù)解調(diào)后的信號(hào)估計(jì)頻差并修改要地載波NCO的參數(shù)，實(shí)現(xiàn)載波同步。數(shù)據(jù)經(jīng)過根升余弦濾波后進(jìn)行差分解碼，解調(diào)后頭這入譯碼器單元。

　　3 系統(tǒng)性能分析與結(jié)論

　　綜上所述，系統(tǒng)主要功能都是在FPGA內(nèi)完成的。本文選擇Xilinx公司的100萬門FPGA芯片XC2V1000，在ISE 6.2i環(huán)境下進(jìn)行編程開發(fā)。系統(tǒng)的資源占用情況如表1所示。

　　為了測(cè)試系統(tǒng)在噪聲下的誤碼率性能，在發(fā)端和收端之間引入噪聲源，在70MHz中頻上進(jìn)行數(shù)據(jù)傳輸。使用誤碼率分析儀進(jìn)行現(xiàn)場(chǎng)測(cè)試，獲得的測(cè)試誤碼率曲線如圖5所示。為了方便比較，圖中給出了未編碼傳輸系統(tǒng)的理想誤碼率曲線。由于定點(diǎn)實(shí)現(xiàn)、定時(shí)同步、載波同步等誤差因素，調(diào)制解調(diào)的實(shí)現(xiàn)損耗將近1dB；而viterbi譯碼的量化輸入和截短譯碼（本方案采用3比特量化和64步截短譯碼）帶來的實(shí)現(xiàn)損失約為1dB。（2，1，7）卷積碼的編碼增益約為5～6dB，所以測(cè)試誤碼率曲線與未編碼傳輸系統(tǒng)的理想誤碼率曲線之間的差距是3～4dB。換言之，本系統(tǒng)的實(shí)現(xiàn)增益為3～4dB。

　　綜上所述，本系統(tǒng)設(shè)計(jì)簡(jiǎn)單、功耗低、性能良好，可在中頻范圍內(nèi)進(jìn)行高速數(shù)據(jù)的可靠傳輸。在不改變系統(tǒng)結(jié)構(gòu)的情況下，稍加修改可廣泛應(yīng)用于其它類型的編碼調(diào)制系統(tǒng)中。