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高速高密度PCB設計中SI/PI/EMC問題的設計

作者: 時間:2014-01-12 來源:網(wǎng)絡 收藏

隨著電子設備工作速度的不斷提高,連接設備、電路板、集成電路和器件的互連系統(tǒng)設計越來越成為制約整個系統(tǒng)設計成功的關鍵,以來說,其信號完整性(SI)問題、電源完整性(PI)問題以及電磁兼容(EMC/EMI)問題已經(jīng)成為設計工程當中必須解決的核心問題。隨著技術(shù)的發(fā)展,越來越多的設計人員認同“高速設計就是高頻設計”這一全新理念,圖1很好地詮釋了這一特點。

本文引用地址:http://butianyuan.cn/article/226975.htm


高速高密度PCB設計中SI/PI/EMC問題的設計


圖1:“短路”特性隨信號速率的變化

目前,越來越多的射頻/高頻設計工程師參與并指導高速互聯(lián)設計,且近一半的電路設計人員發(fā)現(xiàn)要進行高性能SI/PI設計,就必須采用3D全波模型來處理關鍵互聯(lián)問題。


高速高密度PCB設計中SI/PI/EMC問題的設計


圖2:Xilinx Virtex Pro X FPGA的測試評估板

實際上,要在SI/PI/EMI方面實現(xiàn)高性能仿真,仿真工具必須具備以下幾點關鍵要求:

第一,必須采用3D全波電磁模型,尤其對關鍵高速走線、過孔、網(wǎng)絡等;第二,能夠仿真模擬PCB上的復雜供電網(wǎng)絡;第三,仿真器(包括場仿真器和路仿真器)必須具備高精度、高速度、大容量的特點;第四,同時提供時域和頻域仿真結(jié)果;第五,還必須能與現(xiàn)有的流程相兼容。

Ansoft公司的系列電磁場仿真工具再配合專門的SI設計仿真平臺DesignerSI,不僅滿足上述五點要求,而且由于Ansoft場工具均采用獨有的自適應網(wǎng)格剖分技術(shù),因此將電磁場仿真的難度大大降低,長久以來其仿真速度、精度、容量均得到驗證,是工程實用化的工具。場工具幫助互連系統(tǒng)的設計者精確地提取并建立互連系統(tǒng)的3D全波模型,隨后在仿真平臺Ansoft DesignerSI中進行系統(tǒng)驗證,提取串擾、眼圖、誤碼率等時域、頻域信息,用于信號完整性/電源完整性及EMC/EMI設計與仿真。千兆比特高速信道設計

圖2是Xilinx公司基于Virtex-II Pro X FPGA的測試評估板,其工作信號速率高達10Gbps以上,Xilinx采用Ansoft系列軟件進行虛擬仿真,完成了對該PCB上收/發(fā)高速差分組線的設計優(yōu)化,實現(xiàn)高速通信。在設計初始階段,根據(jù)實際問題將整個高速串行信道分割為相對獨立的子結(jié)構(gòu)或子系統(tǒng),如在本例中可分為封裝、PCB走線和SMA接頭,對各子系統(tǒng)分別進行設計優(yōu)化,并通過場分析抽取、建立三維全波模型,然后在DesignerSI平臺上通過動態(tài)鏈接、協(xié)同仿真功能,將各模塊鏈接形成一個完整的信道進行整體性能驗證。這樣做不僅能通過Ansoft參數(shù)化設計功能實現(xiàn)各關鍵結(jié)構(gòu)的最優(yōu)化設計,而且能夠最大限度地提高仿真效率,比如若想通過對PCB過孔、走線等部分結(jié)構(gòu)的優(yōu)化調(diào)整來提高整體傳輸性能,那么采用這種分解的子系統(tǒng)形式就能幫助設計人員迅速獲得所需數(shù)據(jù),避免重復低效勞動。

高速高密度PCB設計中SI/PI/EMC問題的設計

圖3:DesignerSI仿真結(jié)果與測試結(jié)果

利用Q2D進行PCB走線的阻抗控制分析,確定差分線的幾何結(jié)構(gòu)和物理參數(shù);利用三維場仿真工具HFSS提取封裝、過孔、SMA連接器、非規(guī)則走線等的全波電磁模型;在DesignerSI中鏈接整個信道模型分別在時頻域中進行系統(tǒng)驗證。

在DesignerSI平臺上導入芯片IBIS/Spice模型,通過與Ansoft場工具的動態(tài)鏈接完成整個信道的總體驗證,得到眼圖并與實測結(jié)果對比(見圖3)。

數(shù)?;旌想娐钒宓腜I和SI問題

一塊六層PCB板,其工作頻帶在1G以下,電源平面上分有2.5v、3.3v和5v三個電源分割,但具有完整的地平面。首先在SIwave中作諧振場分析以便了解電源/地平面在工作頻帶內(nèi)的整體特性,發(fā)現(xiàn)在工作頻帶內(nèi)(1G以下)會發(fā)生多個諧振現(xiàn)象,有14個諧振頻點(見圖4),同時在SIwave中可以觀察PCB在各諧振頻點上不同的電壓(圖5)。由于工作頻帶內(nèi)的諧振不僅會帶來如電源/地噪聲、SSN等嚴重的電源完整性問題,而且對SI同樣會產(chǎn)生嚴重影響。本例主要考慮通過在相關位置(如諧振場峰值/谷值位置處)加去耦電容來抑制諧振,從而間接改善SI性能。在SIwave中直接模擬該過程,根據(jù)前面得到的諧振分析結(jié)果直接仿真去耦電容的影響,為抑制這14個諧振點共加了26個去耦電容,仿真顯示加去耦電容后最低諧振頻點變?yōu)?.0133G,在工作帶寬以外。為了了解對SI的影響,選取了一個跨電源分割的信號網(wǎng)絡做S參數(shù)掃頻分析,比較加去耦電容前后的S參數(shù)變化曲線(圖6a/b),發(fā)現(xiàn)加去耦電容之后,1G以下信號傳輸特性明顯得到了改善,尤其在700M左右插入損耗和回波損耗有8dB~9dB的改善。


關鍵詞: 高速高密度 PCB設計

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