鋰離子電池管理芯片的研究及其低功耗設(shè)計(jì) — 數(shù)模混合電路的低功

目前，門控時(shí)鐘(Clock-gated)技術(shù)被認(rèn)為是最有效的降低功耗的方法之一，所控制的對(duì)象不僅可以是寄存器、鎖存器、時(shí)鐘產(chǎn)生電路等，甚至還可以利用門控時(shí)鐘分布來控制子系統(tǒng)。

以寄存器為例，門控時(shí)鐘的基本思想是，通過一個(gè)門控或使能信號(hào)來控制時(shí)鐘，即在所謂的門控時(shí)鐘單元的輸出端產(chǎn)生一個(gè)“門控時(shí)鐘”信號(hào)，代替寄存器原有的時(shí)鐘輸入信號(hào)。當(dāng)寄存器暫時(shí)不工作時(shí)，門控時(shí)鐘使寄存器處于不觸發(fā)的狀態(tài)，從而阻斷了輸入數(shù)據(jù)的更新，減少了無效的開關(guān)活動(dòng)。在如圖2.1.4所示的門控時(shí)鐘單元中，常用鎖存器來防止使能信號(hào)傳播到輸出端時(shí)產(chǎn)生的毛刺。

應(yīng)該指出，時(shí)鐘頻率升高時(shí)，時(shí)鐘偏差(Clock Skew)的影響將不容忽視，由此將增加時(shí)鐘樹設(shè)計(jì)的復(fù)雜程度;考慮到門控時(shí)鐘邏輯的控制電路所產(chǎn)生的額外功耗，門控時(shí)鐘技術(shù)適合應(yīng)用在較高抽象層次;另外，在漏泄電流功耗為主時(shí)，門控時(shí)鐘的作用不大。

3邏輯/門級(jí)

這兩個(gè)層次的重要特點(diǎn)是可以在較寬的范圍內(nèi)應(yīng)用先進(jìn)的低功耗技術(shù)。在邏輯優(yōu)化過程中，一些技術(shù)參數(shù)如電源電壓是固定的，當(dāng)要實(shí)現(xiàn)一個(gè)給定的邏輯時(shí)，設(shè)計(jì)的自由度可以在選擇功能和確定門單元的尺寸上。有較多的文獻(xiàn)研究了兩個(gè)層次的低功耗技術(shù)。

1)局部轉(zhuǎn)換技術(shù)：局部轉(zhuǎn)換(local Transformation)

包括工藝映射(Technology Mapping)、管腳變換(Pin Permutation)、狀態(tài)分配(phase assignment)等方法，通常是施加在門網(wǎng)表上，并且是針對(duì)具有大開關(guān)電容的節(jié)點(diǎn)。其基本思想為：在目標(biāo)節(jié)點(diǎn)附近，置換一個(gè)或幾個(gè)門單元，以減小電容和開關(guān)活動(dòng)因子。但是，這種方法必須注意在短路電流和輸出功耗之間取得均衡。

在邏輯綜合階段，常用的轉(zhuǎn)換技術(shù)有工藝映射，其目的在于，將一個(gè)經(jīng)與工藝無關(guān)的優(yōu)化程序優(yōu)化后的邏輯網(wǎng)絡(luò)，映射到一個(gè)預(yù)定義門單元的目標(biāo)庫。映射策略如下：一是將具有高開關(guān)活動(dòng)因子的節(jié)點(diǎn)映射到單元的內(nèi)部節(jié)點(diǎn)，以降低電容值;二是門單元尺寸的選擇要在單元的驅(qū)動(dòng)能力和功耗之間取得折衷;三是與功耗相關(guān)的工藝映射方案中，還需要考慮小的延遲和面積映射。為了進(jìn)一步降低功耗，在工藝映射前，通常要將具有復(fù)雜節(jié)點(diǎn)的原始電路分解成一系列具有基本功能的門單元，即所謂的工藝分解(Technology Decomposition);當(dāng)一個(gè)電路完成映射后，還可以通過門重定義尺寸(Gate Resizing)和管腳變換，減小不必要的大尺寸的門單元和邏輯等效的管腳排列，來實(shí)現(xiàn)優(yōu)化功耗。

狀態(tài)分配是通過在節(jié)點(diǎn)間添加反相器，使操作的輸入信號(hào)反相，同時(shí)也使輸出反相。這種門級(jí)轉(zhuǎn)換技術(shù)減小功耗的途徑如下：一是加入的反相器增加了其它轉(zhuǎn)換的機(jī)會(huì)，可以和原有相鄰的反相器作相當(dāng)多的變換，如合并、撤消等;二是這種方法能將高開關(guān)活動(dòng)因子節(jié)點(diǎn)通路上的反相器移走，從而具有更低的功耗。

2)預(yù)決算方法指在原有電路中，加入一個(gè)預(yù)決算(Pre-computation)邏輯電路的方法。其基本思想為：在提前一個(gè)時(shí)鐘周期內(nèi)，有選擇地預(yù)估算電路的邏輯輸出值，并在接下來的一個(gè)周期內(nèi)，關(guān)掉電路內(nèi)部的某些單元，降低節(jié)點(diǎn)的開關(guān)活動(dòng)因子和電容來降低功耗。

3)新的邏輯電路結(jié)構(gòu)邏輯結(jié)構(gòu)的類型和電路的功耗、面積、速度密切相關(guān)。為了獲得更低的功耗，有較多文獻(xiàn)研究了邏輯結(jié)構(gòu)的優(yōu)化。

CPL(Pass Transistor Logic)是一種研究得較多的低功耗邏輯電路。它用兩組NMOS傳輸門實(shí)現(xiàn)互補(bǔ)的兩個(gè)邏輯信號(hào)，兩個(gè)PMOS管用作反饋管，將NMOS傳輸門傳輸?shù)母唠娖缴侠诫娫措妷?。CPL電路的優(yōu)點(diǎn)是輸入負(fù)載小，輸出驅(qū)動(dòng)能力強(qiáng)，缺點(diǎn)是固有節(jié)點(diǎn)多、連線多、布線難度大。