基于ARM和FPGA的高速圖像數(shù)據(jù)采集板設(shè)計

1.概述

隨著圖像處理技術(shù)的快速發(fā)展，圖像采集處理系統(tǒng)在提高工業(yè)生產(chǎn)自動化程度中的應(yīng)用越來越廣泛。本文結(jié)合實際系統(tǒng)中的前端圖像處理和圖像數(shù)據(jù)傳輸?shù)男枰浞掷?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/ARM">ARM的靈活性和FPGA的并行性的特點，設(shè)計了一種基于ARM+FPGA的高速圖像數(shù)據(jù)采集傳輸系統(tǒng)。所選用的ARM體系結(jié)構(gòu)是32位嵌入式RISC微處理器結(jié)構(gòu)，該微處理器擁有豐富的指令集且編程靈活;而FPGA則在速度和并行運算方面有很大優(yōu)勢，適合圖像處理的實時性要求;并且通過千兆以太網(wǎng)接口實現(xiàn)了采集板與上位機之間圖像數(shù)據(jù)的高速遠程傳輸。

2.硬件設(shè)計方案

2.1 系統(tǒng)總體設(shè)計

本設(shè)計采用的ARM芯片為三星公司的S3C2440A、FPGA芯片為Xilinx公司生產(chǎn)的Spartan系列的S3C500E芯片，系統(tǒng)組成還包括千兆以太網(wǎng)控制芯片AX88180、千兆PHY芯片88E1111、存儲器、嵌入式Linux、網(wǎng)絡(luò)驅(qū)動程序等(如圖1所示)。

本設(shè)計的主控芯片S3C2440A是基于ARM920T核的16/32位RISC微處理器，采用了0.13um的CMOS標準宏單元和存儲器單元，運行頻率高達500MHz.ARM920T 實現(xiàn)了MMU,AMBA BUS和Harvard高速緩沖體系結(jié)構(gòu)構(gòu)。這一結(jié)構(gòu)具有獨立的16KB指令Cache和16KB數(shù)據(jù)Cache.每個都是由具有8字長的行組成。通過提供一套完整的通用系統(tǒng)外設(shè)，S3C2440A減少整體系統(tǒng)成本和無需配置額外的組件。它主要面向手持設(shè)備以及高性價比、低功耗的應(yīng)用，具有非常豐富的片上資源。

FPGA芯片S3C500E主要用于圖像傳感器的控制、圖像數(shù)據(jù)的緩存及外圍芯片時序的產(chǎn)生。它通過控制A/D實現(xiàn)數(shù)據(jù)采集，并保存至SRAM,對ARM的讀寫信號進行譯碼以將目標數(shù)據(jù)讀回ARM并傳到上位機。

ARM芯片S3C2440A負責整個系統(tǒng)的控制，它通過讀寫總線上的地址來進行指令和數(shù)據(jù)的傳輸以控制FPGA的所有動作[1-2].嵌入式Linux內(nèi)核負責系統(tǒng)任務(wù)的管理并集成TCP/IP協(xié)議，方便實現(xiàn)網(wǎng)絡(luò)控制功能。

S3C2440A與AX88180以總線方式連接，是通信控制的主體。S3C2440A通過網(wǎng)絡(luò)驅(qū)動程序?qū)崿F(xiàn)對AX88180內(nèi)部寄存器編程，以及對以太網(wǎng)數(shù)據(jù)的發(fā)送和接收，從而完成網(wǎng)絡(luò)與系統(tǒng)之間的數(shù)據(jù)傳輸。

AX88180與88E1111之間采用RGMII接口方式互連，負責數(shù)據(jù)傳送底層協(xié)議的實現(xiàn)。

?

?

2.2 數(shù)據(jù)采集接口設(shè)計

系統(tǒng)設(shè)計的難點在于數(shù)據(jù)采集接口的設(shè)計，它是數(shù)據(jù)傳輸?shù)耐ǖ?，同時也是連接系統(tǒng)前后端的橋梁。本系統(tǒng)采用S3C2440A和S3C500E配合共同實現(xiàn)數(shù)據(jù)的高速采集。

直接內(nèi)存存取(DMA)作為一種獨立于CPU的后臺批量數(shù)據(jù)傳輸技術(shù)，以其快速、高效的特點在數(shù)據(jù)采集領(lǐng)域得到了廣泛的應(yīng)用。本設(shè)計中，S3C2440A采用外部DMA方式采集FPGA內(nèi)部存儲數(shù)據(jù)，其接口信號連接如圖2所示。

?

?

接口設(shè)計的FPGA部分主要包括異步FIFO模塊、復(fù)位模塊和數(shù)據(jù)緩沖模塊組成.異步FIFO模塊主要解決圖像輸出數(shù)據(jù)頻率和數(shù)據(jù)采集的頻率不匹配的問題，系統(tǒng)采用的異步FIFO寬度為8bits,深度為2048.復(fù)位模塊在控制信號的作用下實現(xiàn)對系統(tǒng)的FIFO的復(fù)位控制。

系統(tǒng)采用DMA通道0采集圖像數(shù)據(jù)。

其中，DREQ0和DACK0分別為DMA的請求和應(yīng)答信號。FPGA的空信號EMPTY與DREQ0相連，讀請求RDREQ與DACK0相連。FPGA寫時鐘由圖像輸出位同步信號提供，讀時鐘由S3C2440A的時鐘輸出引腳CLKOUT0提供。CLKOUT0根據(jù)S3C2440A內(nèi)部寄存器的設(shè)置可以輸出幾種不同的時鐘頻率。FIFO的讀操作與ARM的DMA操作配合進行。系統(tǒng)采用單服務(wù)命令模式的DMA操作，每次傳輸一個字節(jié)數(shù)據(jù)位。當DREQ0信號變?yōu)榈碗娖綍rDMA操作開始，每次傳輸一個字節(jié)后產(chǎn)生一個DACK0應(yīng)答信號，而且只要DREQ0為低電平DMA操作就繼續(xù)進行，直到DMA控制寄存器中的計數(shù)器為0,產(chǎn)生DMA中斷。根據(jù)上述時序特點，將FIFO的空信號作為DMA的請求信號DREQ0.當圖像輸出的數(shù)據(jù)寫入FIFO中時，空信號跳變?yōu)榈碗娖絾覦MA操作，同時以DACK0信號作為FIFO的讀請求。每次DMA操作后產(chǎn)生的應(yīng)答信號DACK0使FIFO內(nèi)部的讀指針前移1位指向下次要讀出的數(shù)據(jù)。F-RESET和H-RESET分別控制FPGA內(nèi)的幀同步復(fù)位和行同步復(fù)位，保證系統(tǒng)在每幀信號到來時開始工作，同時每采集完一行信號復(fù)位FIFO.FIFO輸出數(shù)據(jù)經(jīng)過以nGCS4為選通信號的BUFFER后接到ARM的數(shù)據(jù)總線上。nGCS4是S3C2440A存儲空間中BANK4的片選信號，當S3C2440A對地址范圍0×20000000~0×28000000的存儲空間進行讀寫操作時為低電平，其余時間為高電平，NGCS4作為緩沖模塊的選通信號可以有效地避免數(shù)據(jù)總線的污染。