基于FPGA的跳頻系統(tǒng)設(shè)計
摘要:同步技術(shù)是跳頻系統(tǒng)的核心。本文針對FPGA的跳頻系統(tǒng),設(shè)計了一種基于獨立信道法,同步字頭法和精準(zhǔn)時鐘相結(jié)合的快速同步方法,同時設(shè)計了基于雙圖案的改進(jìn)型獨立信道法,同步算法協(xié)議,協(xié)議幀格式等。該設(shè)計使用VHDL硬件語言實現(xiàn),采用Altera公司的EP3C16 E144C8作為核心芯片,并在此硬件平臺上進(jìn)行了功能驗證。實際測試表明,該快速同步算法建立時間短、同步穩(wěn)定可靠。
本文引用地址:http://butianyuan.cn/article/235746.htm關(guān)鍵詞:跳頻;快速同步;FPGA;獨立信道法;同步頭法
跳頻通信技術(shù)具有抗干擾、抗截獲和高頻譜利用率,應(yīng)用廣泛。同步是跳頻系統(tǒng)的關(guān)鍵技術(shù),收發(fā)雙方只有在相同跳頻圖案相同跳變規(guī)律的同步狀態(tài)下,才可穩(wěn)定建立通信。傳統(tǒng)同步方法主要有自同步法、獨立信道法、同步頭法、精準(zhǔn)時鐘法。自同步法通過頻率搜索同步,難度大建立時間長;而獨立信道法通過固定信道同步,抗截獲能力弱;同步頭法的同步頭一旦受干擾,整個系統(tǒng)將無法工作;精準(zhǔn)時鐘法對時鐘依賴太大,時鐘不精準(zhǔn)將增大失步的可能。文中設(shè)計了一種基于獨立信道法,同步字頭法和精準(zhǔn)時鐘相結(jié)合的快速同步算法,以克服上述單一同步方法使用的缺點。該同步方法能快速建立同步,且建立時間短,同步穩(wěn)定可靠。
1 系統(tǒng)整體結(jié)構(gòu)
該跳頻系統(tǒng)基于FPGA平臺,由QuartusII軟件展開設(shè)計。系統(tǒng)整體設(shè)計如圖1所示。
上位機(jī):產(chǎn)生數(shù)據(jù)流,時鐘模塊:控制系統(tǒng)各模塊時鐘,串口模塊:實現(xiàn)串口驅(qū)動,上位機(jī)和FPGA硬件平臺電平匹配,數(shù)率轉(zhuǎn)換,收發(fā)控制:在同步算法控制下執(zhí)行幀同步檢測,根據(jù)算法協(xié)議與射頻模塊進(jìn)行幀轉(zhuǎn)換。跳頻圖案:在同步算法信令控制下生成不同的跳頻序列,控制NCO頻率合成器合成相應(yīng)的載波頻率。同步算法:幀同步檢測,載波同步,傳輸協(xié)議控制。同步算法通過建立同步,保持同步,同步校
驗,失步重建等,控制整個跳頻系統(tǒng),實現(xiàn)跳頻電臺之間的同步傳輸。
2 同步算法設(shè)計
獨立信道法、同步頭法和精準(zhǔn)時鐘法相結(jié)合構(gòu)成的系統(tǒng)同步算法,可有效克服單一同步法的抗干擾性弱,建立時間長,不穩(wěn)定等缺點。該快速同步算法的同步過程如下:
初始同步:在獨立信道法下固定分配一個專門的信道傳遞同步信息,用于雙方建立初始同步,一旦系統(tǒng)失去同步,則回到初始狀態(tài)重新建立同步。由于專門信道,可再次快速地建立初始同步,克服了單一自同步頭法的同步搜索復(fù)雜度高,同步建立時間長的缺點。
同步保持:初始同步建立后,發(fā)端發(fā)送同步協(xié)議幀(包括同步所需全部信息),收端根據(jù)該幀信息,進(jìn)行同步校驗,控制跳頻圖案在何時進(jìn)入下一跳,以保持同步。
數(shù)據(jù)通信:跳頻通信過程中,收發(fā)系統(tǒng)由精準(zhǔn)的參考時鐘控制各個模塊,由協(xié)議幀控制跳頻圖案的跳變,以同步通信,有效減弱系統(tǒng)對全局時鐘的依賴性且同步穩(wěn)定。
用上述的同步方法實現(xiàn)系統(tǒng)同步建立、保持,及數(shù)據(jù)通信的過程如圖2所示。
圖2中①②過程采用獨立信道法,在專門信道建立同步實現(xiàn)了初始同步建立過程;③⑤過程采用同步頭法,發(fā)送同步的協(xié)議幀,以保持同步;④⑥過程采用精準(zhǔn)時鐘法,在相同跳變規(guī)律下的相同頻率實現(xiàn)數(shù)據(jù)的跳頻通信。
2.1 同步幀頭設(shè)計
系統(tǒng)利用同步幀頭進(jìn)行同步校驗,由發(fā)端在不同狀態(tài)發(fā)送4種協(xié)議幀,收端依據(jù)協(xié)議幀信息保持和發(fā)端相同的進(jìn)程進(jìn)入相應(yīng)狀態(tài)保持同步。該算法中設(shè)計的協(xié)議幀分別是;通信請求幀、請求確認(rèn)幀、通信幀、通信確認(rèn)幀,幀結(jié)構(gòu)設(shè)計如圖3所示。
幀頭由國際標(biāo)準(zhǔn)定義的巴克碼構(gòu)成,具備漏同步和假同步概率小的特點。前導(dǎo)序列和幀尾間隔保護(hù)一幀數(shù)據(jù)。其中通信請求幀和請求確認(rèn)幀,用于建立初始同步,通信幀和通信確認(rèn)幀在通信中,傳送協(xié)議幀進(jìn)行同步校驗保證同步的穩(wěn)定性。
2.2 基于雙圖案的改進(jìn)型獨立信道法
傳統(tǒng)的獨立信道法在專門信道傳送同步信息,快速建立同步,通信失步后也跳到初始的固定信道以重建同步,降低了系統(tǒng)的抗干擾能力。該算法結(jié)合精準(zhǔn)時鐘和雙圖案跳頻思想設(shè)計的改進(jìn)型獨立信道法可有效克服傳統(tǒng)獨立信道法在失步重建信道時的低抗干擾性。
改進(jìn)型獨立信道法采用雙圖案的設(shè)計思想進(jìn)行初始同步的建立,該設(shè)計中的雙圖案和自同步頭法中的雙圖案有別。開機(jī)時在固定信道建立初始同步,跳頻中由跳頻圖案1傳輸每幀數(shù)據(jù),且每次跳頻作為計數(shù)因子觸發(fā)counter_suc。通信中一旦失去同步,系統(tǒng)回到初始狀態(tài),控制counter_suc產(chǎn)生中斷,指向短周期跳頻圖案2,由圖案2控制頻率合成器生成頻率,作為同步信道而非初始固定信道。系統(tǒng)中基于精準(zhǔn)時鐘,失步時刻收發(fā)端時間信息一致,則counter_suc的中斷值一致,指向圖案2的跳頻序列也一致,則收發(fā)端頻點一致,亦可在該信道下快速建立同步。改進(jìn)型的同步算法如圖4所示。
圖4中系統(tǒng)開機(jī)時系統(tǒng)在信道f(N)建立初始同步,系統(tǒng)失步之后,收發(fā)雙方由counter_suc指向跳頻圖案2的信道f(N+j),在該信道下再次重建同步。該系統(tǒng)中圖案2用于初始同步的建立,周期短搜索時間短;圖案1用于通信中傳遞信息,周期長搜索周期長。
3 快速同步算法的FPGA設(shè)計
上述快速同步算法在FPGA平臺,采用Altera公司的Quartus2作為工具,用VHDL硬件描述語言進(jìn)行邏輯功能設(shè)計。
同步算法的狀態(tài)機(jī)是同步實現(xiàn)的核心。跳頻電臺的主機(jī)和從機(jī)狀態(tài)機(jī)如圖5和圖6所示。
圖中所示,系統(tǒng)上電時主機(jī)和從機(jī)處于初始狀態(tài)sm0,ss0,依照狀態(tài)機(jī)流程依次執(zhí)行狀態(tài)轉(zhuǎn)移。系統(tǒng)的第一次握手由主機(jī)的sm1狀態(tài)發(fā)送通信請求幀實現(xiàn),第二次握手則由從機(jī)的ss2狀態(tài)反饋主機(jī)通信請求確認(rèn)幀實現(xiàn),兩次握手在改進(jìn)型獨立信道法下快速實現(xiàn)系統(tǒng)初始同步。初始同步之后,主機(jī)sm3狀態(tài)發(fā)送通信同步幀實現(xiàn)系統(tǒng)第三次握手,從機(jī)ss5狀態(tài)發(fā)送通信確認(rèn)幀實現(xiàn)系統(tǒng)第四次握手,兩次握手保持通信中的同步狀態(tài),執(zhí)行圖中虛線所示的同步校驗功能。
數(shù)據(jù)通信過程由主機(jī)sm4,sm6,從機(jī)ss4,ss6狀態(tài)同步進(jìn)行數(shù)據(jù)幀的收發(fā)。系統(tǒng)在同步保持狀態(tài)下由圖中所示環(huán)形執(zhí)行狀態(tài)轉(zhuǎn)移循環(huán)進(jìn)行數(shù)據(jù)通信,一旦系統(tǒng)中接收協(xié)議幀狀態(tài)沒接收到協(xié)議幀則系統(tǒng)失去同步,系統(tǒng)回到初始狀態(tài)重新建立同步。
4 同步性能
同步時間是指建立初始同步的時間,在該算法中主要由系統(tǒng)跳速Rb,跳頻間隔周期N和第一次第二次握手協(xié)議幀交換周期M決定。同步時鐘為Tsyn,則同步建立時間Ts=M×Tsyn=(M/N)xRh。本系統(tǒng)跳速為900跳/s時,間隔N=386個周期,協(xié)議幀周期M=665,Ts≤0.01 s,一般系統(tǒng)要求同步時間Ts≤0.6s,故該算法可快速建立同步。
5 跳頻系統(tǒng)的FPGA實現(xiàn)
采用Altera公司的EP3C系列開發(fā)芯片作為快速同步算法的FPGA硬件實現(xiàn)平臺,將軟件設(shè)計實現(xiàn)的跳頻系統(tǒng)下載到開發(fā)芯片中進(jìn)行性能測試。如圖7是基于該同步算法的跳頻系統(tǒng)測試中,兩個電臺主機(jī)和從機(jī)之間通過上位機(jī)的串口調(diào)試工具傳輸數(shù)據(jù)的統(tǒng)計結(jié)果,其中com1是從機(jī)通過串口連接的上位機(jī)軟件,com2是主機(jī)對應(yīng)的上位機(jī)軟件。
測試統(tǒng)計:主機(jī)電臺:發(fā)送數(shù)據(jù):506110,接收數(shù)據(jù):1011060。
從機(jī)電臺:發(fā)送數(shù)據(jù):1011060,接收數(shù)據(jù):506110。
由串口界面統(tǒng)計所示,兩個電臺收發(fā)數(shù)據(jù)無誤,傳輸穩(wěn)定。即誤碼率為0,表明該跳頻系統(tǒng)工作穩(wěn)定性能良好,該同步算法可穩(wěn)定保持同步,滿足跳頻系統(tǒng)同步性能要求。
6 結(jié)論
文中在跳頻通信系統(tǒng)設(shè)計中,主要對其關(guān)鍵技術(shù)同步算法展開研究與設(shè)計,設(shè)計了獨立信道法,同步字頭法和精準(zhǔn)時鐘相結(jié)合的快速同步算法。并針對獨立信道法的抗截獲能力弱,設(shè)計了基于雙圖案跳頻的改進(jìn)型獨立信道法,即短周期圖案用于同步建立,長周期圖案用于跳頻通信的實現(xiàn)過程,并分析了同步算法過程中的實現(xiàn)步驟,算法協(xié)議,設(shè)計過程等。由性能分析可知本文設(shè)計的同步算法可快速地建立同步,由FPGA硬件平臺的實際測試可知該算法可快速地建立通信,且通信過程穩(wěn)定,誤碼率低,具有工程實踐意義。
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