基于FPGA+DSP的紅外信息數(shù)據(jù)處理系統(tǒng)設(shè)計

3控制信息處理模塊的硬件設(shè)計

控制信息處理板由處理器、時鐘及復(fù)位電路、存儲器、數(shù)字脈沖計數(shù)與邏輯控制電路、模數(shù)轉(zhuǎn)換A/D電路和指示燈電路組成。如圖3所示。

控制信息處理板信號處理器采用TMS320F2812，由30 MHz晶體提供輸入工作時鐘，16位總線寬度，可訪問128 kW的片上程序存儲空間和64 kW的數(shù)據(jù)存儲空間，具有三級外部中斷。時鐘電路采用外部晶振為F2812提供30 MHz的時鐘輸入，由內(nèi)部PLL電路配置F2812工作時鐘為120 MHz，外部總線工作時鐘為60 MHz.復(fù)位電路由本板的LDO電源轉(zhuǎn)換器輸出，復(fù)位輸入經(jīng)CPLD的邏輯控制均產(chǎn)生控制信息處理板DSP的復(fù)位?？刂菩畔⑻幚戆逯饕幸韵麓鎯ζ髋渲茫篎2812片內(nèi)存儲器包括：18 kW的SARAM、128 kB的Flash、4kB的Boot Rom.片外存儲空間包括：512kB的SRAM、1 kB的飛控計算機(jī)雙口存儲空間、3路數(shù)字脈沖計數(shù)電路的數(shù)據(jù)寄存器及板上2片A/D轉(zhuǎn)換器的數(shù)據(jù)端口地址等。

可編程邏輯CPLD電路完成控制信息處理板的3路數(shù)字脈沖計數(shù)、復(fù)位電路和譯碼邏輯等，譯碼邏輯由F2812的外部存儲器片選信號和高位地址線一并通過邏輯譯碼產(chǎn)生訪問A/D芯片及與飛控模塊接口的片選信號。

CPLD實(shí)現(xiàn)對3路數(shù)字脈沖信號進(jìn)行計數(shù)測頻的原理是;將3路數(shù)字脈沖信號經(jīng)CPLD測頻電路對脈沖信號進(jìn)行計數(shù)處理后，通過軟件編程由F2812定時讀取。

2片A/D轉(zhuǎn)換器實(shí)現(xiàn)9路模擬量輸入的模數(shù)轉(zhuǎn)換，A/D電路見圖4.系統(tǒng)輸入9路差分交流模擬信號，這9路模擬信號需使用差分運(yùn)放調(diào)整至0~+5 V，同時輸入到A/D轉(zhuǎn)換器，采樣時鐘由CPLD控制。

4軟件功能設(shè)計

圖像控制信息處理系統(tǒng)結(jié)構(gòu)復(fù)雜、接口繁多。因篇幅限制，僅對驗證其是否滿足成像導(dǎo)引系統(tǒng)和目標(biāo)信號處理系統(tǒng)指標(biāo)要求的BIT測試方法作了簡要介紹。A/D測試選用數(shù)字化FFT方法進(jìn)行，F(xiàn)lash和RAM類的測試用讀寫比較片內(nèi)空間數(shù)據(jù)完成判斷，接口類測試通過硬件接口從外部輸入模擬信號后運(yùn)行軟件對運(yùn)算結(jié)果進(jìn)行閾值判斷實(shí)現(xiàn)，圖像數(shù)據(jù)傳輸率測試通過EMIF總線與FPCA內(nèi)部的同步雙口RAM配置為主從式測試回路方法而實(shí)現(xiàn)。而BIT測試結(jié)果則通過RS422接口轉(zhuǎn)RS232接口，連接PC機(jī)顯示。測試結(jié)果顯示直觀，局部電路出現(xiàn)故障易于定位。

5結(jié)束語

文中針對彈載計算機(jī)紅外圖像信息處理的需求，以DSP(TMS320C6414)處理器+FPGA(XC2V2000-FG676)為核心開發(fā)了數(shù)據(jù)處理系統(tǒng)，進(jìn)行了軟硬件設(shè)計。經(jīng)測試結(jié)果表明，該系統(tǒng)具有較強(qiáng)的處理能力，調(diào)試方便，在發(fā)生硬件故障時易于定位。