基于IP核的FIR低通濾波器的設(shè)計(jì)與實(shí)現(xiàn)

　　0.引言

　　FIR(Finite Impulse Response，有限沖擊響應(yīng))數(shù)字濾波器具有穩(wěn)定性高、可以實(shí)現(xiàn)線性相位等優(yōu)點(diǎn)，廣泛被應(yīng)用于信號(hào)檢測(cè)與處理等領(lǐng)域[1,2]。由于FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)基于查找表的結(jié)構(gòu)和全硬件并行執(zhí)行的特性，如何用FPGA 來實(shí)現(xiàn)高速FIR 數(shù)字濾波器成了近年來數(shù)字信號(hào)處理領(lǐng)域研究的熱點(diǎn)。目前，全球兩大PLD 器件供應(yīng)商都提供了加速FPGA 開發(fā)的IP(IntelligentProperty，知識(shí)產(chǎn)權(quán))核[3]。本文在Altera 公司的FIR 數(shù)字濾波器IP 核的基礎(chǔ)上，設(shè)計(jì)了基于分布式算法的FIR數(shù)字低通濾波器。

　　1.基于DSP Builder的設(shè)計(jì)流程

　　圖1 是基于DSP Builder 開發(fā)DSP 系統(tǒng)的設(shè)計(jì)流程[4,5]。首先調(diào)用DSP Builder 工具包中的元件構(gòu)建電路模型。電路模型建立以后再進(jìn)行系統(tǒng)級(jí)的仿真。仿真通過以后運(yùn)行SignalCompiler 將模型文件轉(zhuǎn)化成RTL 級(jí)的VHDL 代碼。轉(zhuǎn)化成功以后，再調(diào)用VHDL 綜合器進(jìn)行綜合生成底層網(wǎng)表文件。然后調(diào)用QuartusII 進(jìn)行編譯，QuartusII 根據(jù)網(wǎng)表文件及設(shè)置的優(yōu)化約束條件進(jìn)行布線布局和優(yōu)化設(shè)計(jì)的適配，最后生成編程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于對(duì)目標(biāo)器件的編程配置和硬件實(shí)現(xiàn)。仿真文件主要是用于QuartusII 的門級(jí)仿真文件和用于ModelSim 的時(shí)序仿真文件和VHDL 仿真激勵(lì)文件，用于實(shí)時(shí)測(cè)試DSP系統(tǒng)的工作性能。

　　圖1 基于DSP Builder 的設(shè)計(jì)方法

　　2.建模與仿真

　　在DSP Builder 中調(diào)用FIR 數(shù)字濾波器IP 核，設(shè)置參數(shù)：濾波器類型：低通濾波器;截止頻率：5E2Hz，采樣頻率：1E4Hz;濾波器階數(shù)：16;窗函數(shù)類型：漢寧窗。濾波器系數(shù)如表1 所示：

　　表1 濾波器系數(shù)