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SRAM在新一代IoT和可穿戴嵌入式設計中的作用

作者:Anirban Sengupta和Reuben George,賽普拉斯半導體公司 時間:2015-04-07 來源:電子產(chǎn)品世界 收藏

  上世紀90年代中期,英特爾決定把整合到自己的處理器中,這給世界各地的獨立式供應商帶來“滅頂之災”。最大的市場(PC高速緩存)一夜之間銷聲匿跡,只留下少數(shù)細分市場應用。SRAM的“高性能存儲器(訪問時間短、待機功耗小)”價值主張因其較高的價格和容量限制(目前的最高容量是288Mb)而高度受限。由于SRAM每個單元有四到六個晶體管,幾乎無法與DRAM和閃存競爭(這兩種存儲器每個單元只有1個晶體管);每個單元的晶體管數(shù)越少就意味著板容量和成本越低。因此,對構成98%的市場總額的傳統(tǒng)存儲應用而言,SRAM是一種不切現(xiàn)實的解決方案。

本文引用地址:http://butianyuan.cn/article/272109.htm

  自英特爾開始嵌入SRAM以來,大多數(shù)SRAM供應商已經(jīng)做出相應調整,或關閉工廠,或豐富SRAM之外的其它產(chǎn)品組合。對SRAM的運用則轉向要求高性能的專門應用,主要包括工業(yè)、汽車和國防領域。SRAM的整體市場在2002年到2013年間的年均復合增長率(CAGR)為-13%。然而,若認為這種技術已經(jīng)日薄西山還為時尚早。實際上,由于種種因素的作用,在未來幾年我們預計將會看到長期被冷落的SRAM東山再起。在本文中,我們將探討讓SRAM重獲新生的技術進步以及使之能夠滿足未來需求的SRAM技術發(fā)展趨勢。

  SRAM回歸主流嵌入式設計

  SRAM回歸主流設計的動力非常耐人尋味,力圖取代SRAM的潮流忽然發(fā)生逆轉。英特爾決定嵌入SRAM,這在當時是個非常英明的決策。SRAM不僅成本效益更高,而且還是技術一流的解決方案。與外部SRAM相比,嵌入式SRAM的存取時間更為出色,要知道對于高速緩存存儲器而言,存取時間是最關鍵的因素。

  自那時起到現(xiàn)在,處理器功能變得更加強大,而且尺寸越來越小。隨著處理器的功能日漸強大,它們要求高速緩存存儲器性能也要有大幅改善。但與此同時,隨著每一代新工藝節(jié)點的問世,不斷增大嵌入式高速緩存存儲器的容量成為一項越來越艱巨的挑戰(zhàn)。SRAM擁有六晶體管架構(邏輯區(qū)一般為四晶體管/單元)。這意味著隨著工藝節(jié)點的縮小,每平方厘米的晶體管數(shù)量將會極高。這樣的高晶體管容量可能導致許多問題,包括:

  發(fā)生軟錯誤的幾率增大:隨著工藝技術從130nm縮小到22nm,軟錯誤率預計將增長七倍。

  產(chǎn)量降低:由于晶體管容量增大,加上位單元不斷縮小,SRAM的面積更容易受工藝變化所造成的瑕疵的影響。這種瑕疵會降低處理器芯片的總產(chǎn)量。

  功耗增加:如果SRAM位單元必須與邏輯位單元的大小相同,那么SRAM晶體管的尺寸就需要縮小到小于邏輯晶體管。而晶體管尺寸的縮小會導致漏電流增大,最終導致待機功耗增大。

  有兩種途徑可以解決這個問題。一種方法是為處理器中或片上系統(tǒng)中的SRAM面積和邏輯面積采用不同的工藝技術節(jié)點。但這樣做的后果則是處理器的大部分面積由SRAM構成。如果是這樣,縮小處理器芯片的理由就無法成立。另一種方法則是把SRAM與處理器或控制器分開。有一些技術創(chuàng)新實際上正在加快這種替代方案的實現(xiàn)。

  可穿戴電子產(chǎn)品中的SRAM

  當今世界的微控制器(MCU)已經(jīng)廣泛應用于各種設備中。我們現(xiàn)今正在經(jīng)歷一個重大電子產(chǎn)品發(fā)展趨勢,那就是可穿戴電子產(chǎn)品(圖1)。對于智能手表和健康腕帶這樣的可穿戴產(chǎn)品來說,尺寸和功耗是關鍵因素。由于電路板尺寸受限,MCU必須精簡小巧,并且能夠借助便攜式電池提供的微弱電力運行。

  圖1:可穿戴電子產(chǎn)品的要求正在推動SRAM的復興

  在上述要求下,片上高速緩存的容量相當有限。在將來的幾代產(chǎn)品中,我們預計會看到可穿戴產(chǎn)品的功能將得到進一步豐富。這樣一來,片上高速緩存的容量將不敷使用,從而帶來對外部高速緩存的需求。在所有可用的存儲器中,SRAM是用作外部高速緩存的最佳選擇。因為它與DRAM相比待機電流消耗較低,而且其存取時間也比DRAM和閃存更短。

  但是,要裝配到微小的可穿戴產(chǎn)品電路板上,SRAM將需要進一步發(fā)展。對現(xiàn)有的并行SRAM而言,存在下列問題:

  · 與MCU通信所需的引腳數(shù)過多;

  · 尺寸過大,不適合PCB。

  物聯(lián)網(wǎng)和SRAM

  過去幾十年里,SRAM領域已衍生出兩個不同的產(chǎn)品線:高速率和低功耗。每個產(chǎn)品線都有著各自特有的功能、應用和價格。需要使用SRAM的設備要么需要它的高速特性,要么需要它的低功耗特性,但從來不是兩者兼具。然而,對采用便攜式電源供電并用以執(zhí)行復雜操作的高性能低功耗設備的需求正在不斷增長。這種需求背后的動力來自新一代醫(yī)療設備、手持設備、消費類電子產(chǎn)品、通信系統(tǒng)以及工業(yè)控制器,這些設備均受物聯(lián)網(wǎng)(IoT)驅動。

  IoT正朝著兩個不同的方向發(fā)展:智能可穿戴產(chǎn)品和自動化技術。正如前文我們所討論的,可穿戴產(chǎn)品使用低功耗的小尺寸SRAM最為適合。同時,物聯(lián)網(wǎng)的發(fā)展還會影響到工業(yè)、商業(yè)和大規(guī)模運營以及個人住宅、大型工廠乃至整個城市的自動化。SRAM采用小型封裝,能夠在降低功耗的同時保持高速性能,其將為IoT應用帶來重要價值。

  許多主要廠商提供的微控制器通過諸如深度低功耗(Deep Power-Down)和深度休眠(Deep-Sleep)等特殊的低功耗模式,已經(jīng)能夠滿足對此類跨界設備的不斷變化的需求。在這些模式下,外設和存儲器模塊也有望節(jié)省功耗。因此,要成為IoT設計的優(yōu)先選擇,SRAM的發(fā)展必須能夠讓客戶不必在性能和功耗之間權衡取舍。

  SRAM的發(fā)展如此之快,很明顯只要獨立式SRAM制造商能夠通過創(chuàng)新讓自己的產(chǎn)品滿足新一代應用需求,激動人心的時刻就在未來等待著他們。SRAM的主要創(chuàng)新領域包括:

   縮小芯片尺寸:這要求工藝技術的進步和封裝技術的創(chuàng)新;

   減少引腳數(shù)量:目前大多數(shù)SRAM使用并行接口。市場上的串行SRAM只有低容量產(chǎn)品。需要生產(chǎn)容量更高的串行SRAM;

   功耗更低的高性能芯片;

   片上軟錯誤校正。

  在下面的章節(jié)中,我們將介紹SRAM設計的一些關鍵創(chuàng)新,這些設計創(chuàng)新促使嵌入式系統(tǒng)開發(fā)人員考慮把SRAM用于嵌入式可穿戴產(chǎn)品、IoT和其它嵌入式系統(tǒng)應用。

  芯片級封裝

  芯片級封裝(CSP)[4]是一種縮小芯片尺寸的強大技術。根據(jù)規(guī)格要求(J-STD-012),要滿足“芯片級”要求,整體封裝部分的面積不能超過晶片面積的1.5倍,并且線性尺寸不能超過晶片尺寸的1.2倍。相比之下,對于采用標準封裝的晶片,整體芯片面積可以是晶片面積的十倍。因此芯片級封裝有助于縮小芯片的尺寸。另外通過壓縮工藝節(jié)點也可以實現(xiàn)類似的尺寸縮小。但就SRAM而言,轉而采用較小的工藝節(jié)點會帶來風險,具體在上文中已作解釋。

  面積的縮小可通過取消第一級封裝來實現(xiàn),其中包括引腳框架、管芯連接、焊線以及鑄?;衔?。CSP芯片大多采用晶圓級封裝,將封裝材料直接堆放在晶圓片上。引腳分布類似于球柵陣列封裝(BGA),封裝上的焊接凸點起引腳作用。通過縮小工藝節(jié)點可獲得類似的尺寸縮小效果。

  對于可穿戴應用中空間有限的電路板來說,CSP SRAM明顯將是最佳選擇。與僅次于它的備選方案(購買一塊SRAM管芯,然后使用高級多芯片封裝(MCP)技術將它與MCU管芯封裝在一起)相比,將CSP SRAM納入設計要便捷得多。目前,CSP SRAM還沒有投入量產(chǎn),有些供應商將其作為定制選項提供,可能是因為目標市場(可穿戴)還沒有超越嵌入式領域。不過在 SRAM 市場中,大多數(shù)主要廠商都可為他們的很多其它產(chǎn)品提供CSP選項。例如,半導體已針對其PSoC等產(chǎn)品系列提供了CSP版本。因此,對于制造商來說,將這種功能延伸至SRAM應該不難。

  引腳數(shù)更少

  在SRAM的功耗低于閃存和DRAM時,使用SRAM進行存儲器擴展的主要問題是其并行接口。盡管并行接口能實現(xiàn)更快的讀寫速度,但有太多的IO需要連接。例如,如果將一個1Mb SRAM (64Kb x16) 與一個MCU連接,所需的IO數(shù)量將會是32個(16個地址,16個數(shù)據(jù))。進行多路復用可將該數(shù)字減少至24。但容量每增加一級(2M、4M、8M等),引腳數(shù)就會增加1個。

  極小可穿戴電路板上用來連接SRAM的IO數(shù)量有限,因為小型MCU的封裝引腳數(shù)量少。要與這些MCU連接,SRAM必須突破傳統(tǒng)的并行接口。串行閃存和EEPROM等的成功增強了串行存儲器選項的市場需求。MCU使用嵌入式高速緩存已有很多年了,因此對于串行SRAM的需求直到最近幾年才被發(fā)覺。串行SRAM可實現(xiàn)更便捷的接口連接,更少的引腳使用(單路SPI用兩個,雙路SPI用兩個,四路SPI用四個)。此外,所需的IO數(shù)量不會隨容量增加而增多。

  目前,我們的串行SRAM容量低,存取速度相對較慢(存取時間達25ns,容量為1M)。在不久的將來,我們將有望刷新這兩個參數(shù)。隨著可穿戴產(chǎn)品進入全新時代,我們可能會希望MCU完成更為復雜的工作。在這種情況下,具有更高吞吐量的更高容量高速緩存/高速暫存存儲器會十分有用。因此,串行SRAM向更高速和更高容量的方向發(fā)展將對該市場十分有利。使用CSP封裝縮小尺寸再加上串行接口,SRAM將會成為可穿戴產(chǎn)品中高速緩存及高速暫存存儲器的強大選項。

  高性能,低功耗

  當前有兩個不同系列的異步SRAM:快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。從技術角度看,這種權衡是合理的。在低功耗SRAM中,通過采用特殊柵誘導漏極泄漏(GIDL)控制技術控制待機電流來控制待機功耗。這些技術需要在上拉或下拉路徑中添加額外的晶體管,因此會加劇存取延遲,而且在此過程中會延長存取時間。在快速SRAM中,存取時間占首要地位,因此不能使用這些技術。此外,要減少傳播延遲,需要增大芯片尺寸。芯片尺寸增大會增大漏電流,從而增加整體待機功耗。

  到目前位置,典型SRAM應用接受這種權衡:電池供電應用使用低功耗SRAM(降低性能),有線工業(yè)高性能應用則使用快速SRAM。不過,對于物聯(lián)網(wǎng)及其它眾多高級應用來說,這種權衡不再適用。主要原因是對于大部分這些應用而言,不僅高性能很重要,同時還必須限制待機功耗,因為這些應用大多采用電池供電工作。非常幸運的是,SRAM正在縮小這兩個系列之間的性能差距,正逐漸發(fā)展成具有這兩種優(yōu)勢的單芯片產(chǎn)品。

  微控制器很久以前就有了深度睡眠工作模式。這種工作模式有助于為大部分時間都處于待機狀態(tài)下的應用省電。該控制器可在正常工作中全速運行,但事后則進入低功耗模式,以便節(jié)省電源。使所連接的SRAM也具有類似的工作模式很重要。具有深度睡眠工作模式[5]的異步快速SRAM是這類應用的理想選擇。這種SRAM芯片有一個附加輸入引腳,有助于用戶在不同的工作模式(正常、待機和深度睡眠)間切換。因此可在不影響性能的情況下管理低功耗。http://www.cypress.com/?docID=48906。

 片上糾錯功能

  存儲器工藝技術的提高可改進性能與功耗,因此更低的電壓和更小的節(jié)點電容會讓這些器件更容易出現(xiàn)軟錯誤。如今,CMOS 工藝已經(jīng)縮小了尺寸,地外輻射和芯片封裝都會導致越來越多的故障。一般使用糾錯碼(ECC)軟件或冗余(即多個SRAM存儲相同的數(shù)據(jù))方式應對軟錯誤,特別是在可靠性一直都極為重要的系統(tǒng)中,例如醫(yī)療、汽車和軍事系統(tǒng)。然而,這種方式非常昂貴,需要額外的電路板空間。

  主要SRAM制造商現(xiàn)已開始直接在芯片上實施糾錯特性[6]。要在現(xiàn)代芯片級半導體存儲器上限制軟錯誤影響,可使用兩種架構增強方法:片上ECC和位交錯。通過片上ECC,便可將用于實施錯誤檢測和單個位錯誤校正的軟件硬編碼在SRAM中。有些制造商甚至還提供一個額外的錯誤引腳選項,用以指出單個位錯誤的檢測與校正情況。

  另一方便,位交錯可用來限制多位錯誤的影響(即單個能量粒子翻轉多個位)。位交錯的工作方式是將相鄰的位線安排至不同的字寄存器。這樣可將多位錯誤轉換為多個單個位錯誤,隨后可通過片上ECC進行校正(進一步了解如何減少和校正軟錯誤)。

  SRAM與未來

  SRAM技術將迎來激動人心的全新時代。技術趨勢與發(fā)展都有利于該技術回暖,扭轉多年來使用量下降的頹勢。支持ECC功能的芯片現(xiàn)已投入量產(chǎn)。支持片上電源管理的快速SRAM也已上市。此外,串行SRAM也已投入量產(chǎn),但大多數(shù)都支持低容量應用,因此目前在速度上還無法與并行方案相匹敵。不過,串行市場的現(xiàn)有廠商(Microchip和On-semi)恰好主要都是MCU制造商。傳統(tǒng)SRAM公司尚未推出串行SRAM。隨著更多公司進入該市場,我們將有望看到創(chuàng)新技術的快速出現(xiàn)。

  關于產(chǎn)品生命周期的傳統(tǒng)市場觀點是:產(chǎn)品成熟期過后就是衰退,然后是消亡。從SRAM每年的負復合增長率以及大多數(shù)供應商退出該市場的事實來看,該產(chǎn)品應劃為“衰退”期。然而不管是今天我們目睹的SRAM復興,還是針對未來預測的,都需要我們重新審視普通產(chǎn)品生命周期的傳統(tǒng)理念。

  參考資料

  1. 維基百科:半導體器件制造

  2.《22nm工藝對SRAM內(nèi)中子引起的軟錯誤的影響》作者:Eishi Ibe、Hitoshi Taniguchi、Yasuo Yahagi、Ken-ichi、Shimbo和Tadanobu Toba

  3.《漏電流:摩爾定律遇到靜態(tài)功耗》,摘自《IEEE 計算機》2009年1月刊

  4. 應用手冊AN69601《晶圓級芯片級封裝指南》

  5. 應用手冊AN89371《異步PowerSnooze SRAM幫助節(jié)省電源》

  6. 應用手冊AN88889《用賽普拉斯異步SRAM減少單事件翻轉》

  Reuben George在賽普拉斯半導體公司的存儲器產(chǎn)品部從事產(chǎn)品市場營銷工作。他在印度拉賈斯坦邦皮拉尼的貝拉理工學院 (BITS)獲得電氣電子工程學士學位。

  Anirban Sengupta現(xiàn)任賽普拉斯半導體公司的定價經(jīng)理。他分別在印度國家技術學院(National Institute of Technology)和印度普納管理與人力資源開發(fā)合作關系中心(SCMHRD)獲得電氣工程學士學位和市場營銷MBA。

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關鍵詞: 賽普拉斯 SRAM

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