半導(dǎo)體制程微細化技術(shù)再突破 從65nm到45nm的微觀神話

半導(dǎo)體制程微細化趨勢

1965年Intel創(chuàng)始人Moore提出“隨著芯片電路復(fù)雜度提升，芯片數(shù)目必將增加，每一芯片成本將每年減少一半”的規(guī)律之后，半導(dǎo)體微細化制程技術(shù)日新月異，結(jié)構(gòu)尺寸從微米推向深亞微米，進而邁入納米時代。半導(dǎo)體制程微細化趨勢也改變了產(chǎn)業(yè)的成本結(jié)構(gòu)，10年前IC設(shè)計產(chǎn)業(yè)投入線路設(shè)計與掩膜制程的費用，僅占總體成本的13%，半導(dǎo)體生產(chǎn)制造成本約占87%。自2003年進入深亞微米制程后，IC線路設(shè)計及掩膜成本便大幅提升到62%。

當(dāng)芯片結(jié)構(gòu)體尺寸小于100納米時，光學(xué)光刻技術(shù)便面臨技術(shù)關(guān)鍵：硅晶制程光刻技術(shù)的線寬已小于曝光的波長長度，而光刻技術(shù)所能制作的線寬，是與光源的波長成正比。在朝向45納米制程的趨勢下，必須要能夠降低波長、增加數(shù)值孔徑(NA，Numerical Aperture)、提高光刻，才能制作微細化芯片。所以能否研發(fā)出能滿足微細化制程所需、且具市場競爭力的光刻曝光技術(shù)，對IDM、Foundry、以及Fabless半導(dǎo)體產(chǎn)業(yè)來說，非常重要。因此目前在晶圓制程技術(shù)上，各廠要面對的課題是：如何有效降低制程微細化電路之間的靜態(tài)功耗，特別是漏電流；以及RC時間延遲的問題；并防止介質(zhì)機械強度下滑；同時，增加晶體密度、降低電路耗用面積、提升運作時鐘頻率，并且節(jié)省電能。

舉例來說，45納米芯片在邏輯開關(guān)時的切換效率，比起65納米遠高出30%；再者45納米芯片耗電量較低，在相同運作時鐘下，靜態(tài)功耗的漏電流能比過去減少5倍；動態(tài)功耗(亦即場效應(yīng)管進行切換時)也比以往減少30%。此外，45納米場效應(yīng)管密度是65納米制程的2倍。

不過在納米制程時代，每芯片量產(chǎn)成本(die cost)的增加，幾乎來自于昂貴的制造設(shè)備，制程也會更復(fù)雜。例如為了讓45納米制程技術(shù)更容易，與曝光相關(guān)的制造技術(shù)也必須同時升級，像曝光裝置的影像景深DOF(Depth of  Focus)存在技術(shù)極限，所以也需要提高芯片全域的化學(xué)性機械研磨(CMP)的均一性。還有抗阻劑的薄膜化雖有利于提高芯片整體的膜厚均等化，但由于耐蝕刻性較差，所以必須使用3層抗阻劑或硬掩膜(hard mask)，因此微細化制程技術(shù)會更復(fù)雜。
　　
65與45納米制程同時并進

因此各半導(dǎo)體廠在進入65納米以下制程時代時，可能就要花費多達300萬美元以上的IC設(shè)計成本來制造掩膜和試產(chǎn)(try out)，況且光刻技術(shù)的應(yīng)用周期不斷縮短，對于微細化制程的技術(shù)評估也要提早因應(yīng)，因此各大廠對于微細化制程也已開始激烈的攻防戰(zhàn)。例如UMC就預(yù)先針對32與22納米制程作技術(shù)評估，這結(jié)技術(shù)內(nèi)容包含絕緣體硅(SOI)、應(yīng)變硅(strained-Si)、高介電常數(shù)門極絕緣層(high-K gate dielectric)、金屬門極(metal gate)以及多門極場效應(yīng)管(multi-gate FET)等。TSMC也提出浸潤式光刻技術(shù)，被視為未來具備繼續(xù)挑戰(zhàn)65及45納米、甚至32及22納米的實力。2006年9月IBM、Chartered、Infineon以及Samsung Electronics，聯(lián)合開發(fā)首款45納米制程芯片，預(yù)計在2007年底前完成驗證。Intel和Micron合資的IM Flash，也已宣布成功產(chǎn)出45納米制程NAND Flash芯片。10月Applied Materials也在研發(fā)中心完成45納米制程芯片試驗制程機臺。

圖1 UMC(聯(lián)電)的Fab工廠

Intel宣布的45納米制程量產(chǎn)時程則為2007年上半年，TSMC 45納米制程浸潤式光刻技術(shù)傾向在2007年Q3量產(chǎn)，UMC在65納米制程技術(shù)已開始量產(chǎn)，45納米制程技術(shù)也已添置新機種，主要新技術(shù)已開發(fā)完成，正進行整合驗證，預(yù)計在2007年Q3至Q4可進入量產(chǎn)。

提升浸潤式光刻曝光技術(shù)

在0.13微米及90納米制程階段，要在晶圓(Wafer)上光刻光刻(lithography)出電路(Circuit)，就要制作相關(guān)的掩膜(Mask)光刻技術(shù)。在這個階段，半導(dǎo)體光刻制程大多采用ArF激光光源(曝光波長為193納米)進行曝光顯影。一般而言，掩膜分辨率視不同技術(shù)時代及應(yīng)用層(layer)，定有不同的掩膜等級(Mask grade)，每種掩膜等級有其相對應(yīng)的品質(zhì)規(guī)格，其規(guī)范品質(zhì)重要項目包括缺陷數(shù)(defects)、關(guān)鍵尺寸(CD ，Critical Dimension)、或是在整片掩膜中的精準度(accuracy)及均勻度(uniformity)等等。

當(dāng)進入納米制程后，由于半導(dǎo)體芯片電路更為精細、電路集積度愈高，所使用的光源波長需求也更為縮短，原本157納米光刻技術(shù)因無法克服二氟化鈣透鏡結(jié)構(gòu)雙折射的問題，多數(shù)廠商傾向用浸潤式光刻技術(shù)(Immersion Lithography)延伸至193納米曝光設(shè)備，達到大量節(jié)省研發(fā)及導(dǎo)入成本的目的，這也使得ITRS(International Technlogy Roadmap for Semiconductors)順應(yīng)時勢決定采用浸潤式光刻技術(shù)，并使其成為65納米技術(shù)節(jié)點的主流光刻技術(shù)。

圖2 The Roadmap of Chartered Semiconductor

濕浸式技術(shù)是以流體介質(zhì)的穿透度與折射率的光學(xué)特性為基礎(chǔ)，相關(guān)光刻技術(shù)便以水作為流體介質(zhì)，應(yīng)用在193納米波長曝光機基礎(chǔ)上，于光源與晶圓之間加入水，可使波長縮短到132納米，比起干式光刻技術(shù)(drylithography)，還可支持65、45、甚至到32納米制程。不過其間形成的微氣泡可能損及晶圓成像，如何預(yù)先去除純水(UPW)中的氣體，是預(yù)防氣泡生成的關(guān)鍵之一，再者水與光阻交互作用，會對不同光阻劑造成程度傷害，因此也必須改良相關(guān)技術(shù)。

雖然浸潤式ArF曝光技術(shù)可以沿用現(xiàn)有的ArF曝光設(shè)備，但微細化制程趨勢更嚴謹?shù)匾蠼馕龆扰cDOF，因此在45納米之后，如何找到比純水還高折射率的液體材料來提高數(shù)值孔徑(NA)，便是無可回避的挑戰(zhàn)。

主要半導(dǎo)體大廠包括TSMC和UMC都已開始導(dǎo)入浸潤式光刻技術(shù)，UMC預(yù)計在2007年下半年投入45納米制程，采用浸潤式光刻技術(shù)。TI在2006年6月已初步研發(fā)出浸潤式光刻制造45納米制程芯片的技術(shù)，其內(nèi)存細胞(memory cell)僅占0.24平方微米，較1月Intel率先推出首批導(dǎo)入45納米制程芯片內(nèi)存細胞的0.346平方微米，還要縮小30%。另外，9月Dupont宣布已開發(fā)出配合32納米制程所需之浸潤液的新式光刻技術(shù)。

先前Nikon于2005年7月各自宣布開發(fā)出NA值為1.30的濕浸式ArF曝光設(shè)備，已在2006年底使用。ASML在同月發(fā)布NA為1.35的濕浸式設(shè)備，被認為是使用純水的濕浸式曝光設(shè)備中的實際最高值，預(yù)計在2007年中期問世。

研發(fā)無法見光的光刻技術(shù)

未來會接續(xù)193納米ArF光刻技術(shù)，應(yīng)該會是超紫外光(Extreme Ultraviolet；EUV)光刻技術(shù)，使光波長進入不可見光的極紫外線層次。由于半導(dǎo)體光刻制程往后需要采用高折射率材料來提高NA值，EUV光刻技術(shù)的光波長原本就只有13.5納米，光會在空氣中被吸收，所以只能在真空環(huán)境中才能透射；其所采用的掩膜透鏡，是屬于反射式的元件，因此足以應(yīng)付納米微細制程所需。Intel預(yù)計在2009年，正式采用紫外線(EUV)光刻這項技術(shù)來進行32納米制程的量產(chǎn)作業(yè)。

圖3 光學(xué)微影分辨率控制流程簡圖

不過目前EUV技術(shù)尚未成熟，未能接續(xù)193納米光刻技術(shù)，半導(dǎo)體大廠還是會一面沿用浸潤式光刻技術(shù)、一面尋找更為適合的濕浸式流體介質(zhì)，以改善掩膜透鏡材料。像是其他新時代技術(shù)(Next General Lithography；NGL)包括納米轉(zhuǎn)印光刻技術(shù)(Imprint Lithography)，也開始被業(yè)界期待可達到制程10納米以下的結(jié)構(gòu)境界，成本與市場潛力甚至可以取代EUV光刻技術(shù)。
　　
發(fā)展可降低RC延遲的介電材料

為何要解決RC延遲

因為到65及45納米微細化制程階段，半導(dǎo)體芯片電路的金屬線寬愈來愈微小，導(dǎo)線層數(shù)越來越多。且由于電氣與機械特性的關(guān)系，信號傳輸會因短路而產(chǎn)生延遲。邏輯芯片電路的信號傳輸，也因制程細微化使繞線距離縮短，繞線容量增加而導(dǎo)致繞線延遲。這些都必須以銅導(dǎo)線與低介電材料，取代先前的鋁合金，來解決電容電阻時間延遲(RC Time Delay)問題，因此低介電材料的開發(fā)與應(yīng)用也變得愈來愈緊迫。

圖4 微影曝光調(diào)節(jié)范圍

在0.13微米之前的晶圓制程中，SiOF是廠商最多采用的介電質(zhì)材料，其介電常數(shù)K(Keff)值介于3.7~2.8之間。自0.13微米已降微細制程時代開始，降低RC-Delay的需求開始浮現(xiàn)，半導(dǎo)體廠多以采取降低后段制程的金屬連接線電阻與金屬線間電容的方法，基本上以銅作為材料的低介電常數(shù)(Cu/low-k)制程技術(shù)為主。在降低電阻方面，以銅來取代傳統(tǒng)鋁導(dǎo)線，爾后持續(xù)對銅導(dǎo)線制程中使用擴散絕緣層(diffusion barrier)，并對其厚度做最適化(optimization)處理，絕緣層之材料均采高阻值之鉭(Ta)/氮化鉭(TaN)等。

因此降低金屬線間的電容值，必須應(yīng)用低介電常數(shù)(Low-k)材料，作為金屬導(dǎo)線間的絕緣層(Inter metal dielectrics)，一般Low-k材料的K值，涵蓋3.1、2.9、2.7，一路演進至目前的2.5。Low-k材料是90納米技術(shù)最重要的關(guān)鍵，90納米制程所使用Low-k材料的K值約在3.0~2.9之間，60納米以下的制程，才會采用2.5和2.4K值的材料，以有效降低金屬導(dǎo)線間的電容值。綜合來說，在微細化制程整合過程中，降低RC延遲技術(shù)提升的方向，多以針對會影響電阻的金屬連接線厚度、與影響電容值的金屬導(dǎo)線間絕緣層厚度為主。

Low-k制程趨勢：防止機械強度下滑

下一代Low-k材料的特性，不僅只因應(yīng)45納米微細制程的需求，也要有效解決Low-k本身因電路DOF制程所產(chǎn)生的銅阻抗增加以及機械強度下滑的問題。制程從65納米朝向45納米時，低介電膜硬度會急速下降，因此經(jīng)過薄膜化后的Low-k材質(zhì)，能夠具備多小孔尺寸、且具高密度硬度的特性，就顯得相當(dāng)重要。

目前應(yīng)用Low-k材料的最大問題點，在于如何防止機械強度下滑。因為期望能夠降低Low-k材料的介電常數(shù)，與希望提高Low-k材料絕緣膜的機械強度，這兩者之間是相互矛盾的。未來問題的困難度不在于讓Low-k材料的K值達到2.0以下，而是如何讓超低K值材料的機械強度提高。除了低K值材料的特性直接影響半導(dǎo)體量產(chǎn)效率外，另外如何讓銅與低K值材料有效整合應(yīng)用，不僅對65納米和45納米制程，從整個IC制程技術(shù)來看，也將充滿關(guān)鍵性的挑戰(zhàn)。

無止盡的追尋？

當(dāng)半導(dǎo)體微細化制程從65納米邁向45納米、甚至芯片結(jié)構(gòu)體尺寸將朝向32或是22納米之際，我們將會面臨什么未知的物理性質(zhì)變化？為了追尋更微小體積、切割更多芯片的商業(yè)成本效益，我們的制程技術(shù)如何再進一步地去突破，會有什么樣的材料正等待著我們?nèi)グl(fā)掘？這場由半導(dǎo)體微細制程技術(shù)專業(yè)研發(fā)人員默默進行的追逐戰(zhàn)，正在微觀物理世界中翻騰著。會有止盡的終點嗎？如果答案是肯定的話，那會是在哪里？終點的原因會是什么？如果答案是否定的話，那又是什么意義？無論答案如何，那都終將會撼動世界。或許這也是為什么，半導(dǎo)體微細化制程令人著迷的所在吧！(本文摘自臺灣《零組件》雜志)