Synplicity聯(lián)手Xilinx改進(jìn)65nmFPGA方案

 
       Synplicity公司和賽靈思 (Xilinx) 公司日前宣布進(jìn)一步擴(kuò)大超高容量聯(lián)合工作組的工作范圍，將涉足面積縮減及功耗降低問題，致力于為 65 納米 FPGA 設(shè)計(jì)方案提供一鍵式設(shè)計(jì)流程。  

  
      一年多來，兩家公司密切合作，定義并實(shí)施了眾多全新的解決方案，以盡可能提高賽靈思 65 納米 Virtex™-5 FPGA中超高密度設(shè)計(jì)方案的結(jié)果質(zhì)量與效率。Synplicity-Xilinx 聯(lián)合工作組于2006 年5 月宣布并提交了其首批成果——成功開發(fā)SmartCompile™ 技術(shù)，這是一種增量設(shè)計(jì)流程，不僅能夠最高提升運(yùn)行時(shí)間 6 倍之多，同時(shí)還能確保邏輯設(shè)計(jì)不發(fā)生改變。這種從 RTL 至布局布線的工作流程支持增量設(shè)計(jì)，因此設(shè)計(jì)人員在對(duì) FPGA 做小許更改時(shí)就不必重新編譯整個(gè)器件。  
 

       超高容量聯(lián)合工作組的初期階段致 
力于大幅改進(jìn)整體結(jié)果質(zhì)量與運(yùn)行時(shí)間，同時(shí)確保即便在對(duì)FPGA 設(shè)計(jì)方案進(jìn)行增量修改時(shí)也能保持設(shè)計(jì)結(jié)果穩(wěn)定。聯(lián)合工作組的第二階段將進(jìn)一步推進(jìn)這方面的工作，旨在降低 65 納米乃至更先進(jìn)芯片的面 面積與功耗要求。  
  

       聯(lián)合工作組的整體目標(biāo)是為設(shè)計(jì)人員的超高密度設(shè)計(jì)提供接乎于一鍵式的設(shè)計(jì)流程，確保每天都能完成多次設(shè)計(jì)迭代。由于超高容量 FPGA 支持各種應(yīng)用，因此聯(lián)合工作組將推出多種優(yōu)化的設(shè)計(jì)流程與工具，以滿足不同器件的獨(dú)特設(shè)計(jì)要求。  
  

       Synplicity 公司的首席技術(shù)官 McElvain 指出：“我們對(duì)聯(lián)合工作組第一階段針對(duì)增量設(shè)計(jì)不斷改善的成果深感滿意。隨著聯(lián)合工作組的發(fā)展，我們希望它能進(jìn)一步解決 FPGA 設(shè)計(jì)與驗(yàn)證方面的各種難題，其中包括我們客戶最關(guān)心的問題——縮減面積及降低功耗。”  

  
       賽靈思公司設(shè)計(jì)軟件部副總裁 Bruce Talley 指出：“我們希望與 Synplicity 在共同設(shè)計(jì)與開發(fā)的第二階段繼續(xù)密切合作。聯(lián)合工作組將我們各自的技術(shù)與工程設(shè)計(jì)優(yōu)勢(shì)整合在一起，通過統(tǒng)一的解決方案化解各種難題。我們兩家公司打算繼續(xù)推出相關(guān)解決方案與產(chǎn)品，為我們共同的客戶提供更多工具，以便他們能夠縮減占位面積并降低功耗，進(jìn)一步優(yōu)化基于賽靈思 65 納米 FPGA 的設(shè)計(jì)方案?！?nbsp;