45納米后，摩爾定律還能堅持多久？

自1970年發(fā)明MOS工藝及73年推出CMOS工藝以來，至今還沒有發(fā)現(xiàn)可替代它的工藝，足見CMOS工藝的經(jīng)濟合理性。因此，至今硅基材料的應(yīng)用仍在繼續(xù)延伸。然而，在晶體管工藝制造中采用二氧化硅作為柵極材料，實質(zhì)上已逼近極限。如65納米工藝時，二氧化硅柵極的厚度己降低至1.2納米，約5個硅原子層厚度，如果再繼續(xù)縮小，將導(dǎo)致漏電及功耗急劇上升。

晶體管工藝技術(shù)的又一個里程碑

Intel共同創(chuàng)始人Gordon Moore說，采用“high-k”和金屬柵電極材料，標(biāo)志著從推出多晶硅柵MOS晶體管以來，晶體管技術(shù)的一個最大的突破，具有里程碑作用。高k及金屬柵結(jié)構(gòu)與傳統(tǒng)的晶體管柵結(jié)構(gòu)比較如圖1所示。

圖1  高k及金屬柵結(jié)構(gòu)與傳統(tǒng)的晶體管柵結(jié)構(gòu)比較

在半導(dǎo)體制造工藝中采用二氧化硅作為柵介質(zhì)材料及多晶硅作為柵電極材料的組合已經(jīng)成功地運行了30多年，一直使用到90納米節(jié)點還相安無事。之后在65納米工藝節(jié)點時才發(fā)現(xiàn)漏電流及功耗急速上升，開始引起業(yè)界的警覺。雖然也曾采用如引變硅等技術(shù)來繼續(xù)延伸，但是自進入45納米節(jié)點后，矛盾日趨突出，如果想繼續(xù)縮小尺寸，就必須采用新的材料。

45納米是個坎

回顧歷程，當(dāng)2002年工業(yè)開始導(dǎo)入0.13微米時，曾遇到阻礙。因為芯片制造廠同時開始引入銅互連及低k介質(zhì)材料對于這兩種全新的工藝技術(shù)，工業(yè)顯得力不從心，后來經(jīng)過努力才闖過關(guān)。

如今，同樣在45nm工藝時，也將面臨采用193浸液式光刻及超低k介質(zhì)材料，包括高k介質(zhì)材料(k值在15至20)及金屬柵等新工藝技術(shù)。多項新技術(shù)及新設(shè)備的同時加入，使得工業(yè)也面臨同樣的困境。業(yè)界一致認(rèn)為，45納米也會是工業(yè)的一個坎。反映在如TI、NXP等在內(nèi)的大公司，因承受不住高昂的研發(fā)費用，而退出45納米以下的發(fā)展， 轉(zhuǎn)而與臺積電合作。

Intel在2006年就披露45納米工藝的進展情況，并聲稱是全球第一批采用45納米工藝，預(yù)期到2007年下半年時量產(chǎn)。目前Intel己經(jīng)有三個芯片廠能進行45納米器件生產(chǎn)。包括俄勒岡州的DID廠、亞利桑那州的F32和以色列的Fab18。Intel預(yù)計從今年Q2(二季度)起90納米工藝將逐漸退出，而65納米將占產(chǎn)能的90％，并計劃于2011年推進22納米。

圖2  主要Foundry廠商的45納米工藝時間表

據(jù)Intel報道，改用高k介質(zhì)材料后，其漏電量降為原來十分之一。另外，由于高k柵極材料與現(xiàn)有的硅柵電極并不相容。因此必需采用新的金屬柵電極材料來增加驅(qū)動電流。而45納米工藝可使晶體管的密度提升2倍，運作時的耗電量減30％，而總的工藝成本費用僅上升4％。

臺積電最近披露其45納米工藝，并計劃在2007年第三季開始生產(chǎn)。臺積電透露其10層金屬技術(shù)，能使柵極長度減少到26納米。

日本瑞薩與松下宣布兩公司合作開發(fā)的45納米工藝己進人全面整合測試階段。松下與三菱早在1998年就開始高端工藝的研發(fā)，但在三菱和日立半導(dǎo)體合并成立瑞薩之后，瑞薩就取代三菱，并與松下聯(lián)合研發(fā)130納米，90納米及65納米技術(shù)。雙方在開發(fā)45納米工藝上的合作于2005年10月開始，并定于07年秋季完成，于2008年4月開始45納米量產(chǎn)。日本東芝、Sony及NEC等也在積極推進45納米工藝。

在45納米工芝技術(shù)研發(fā)中，頗受業(yè)界關(guān)注的是特許、IBM、英飛凌和三星的聯(lián)盟。它們將以低功耗工藝技術(shù)為基礎(chǔ)，聯(lián)手開發(fā)第一款45納米的下一代通訊系統(tǒng)芯片。這款芯片的分工由IBM位于紐約的EastFishkill300廠生產(chǎn)；其標(biāo)準(zhǔn)庫單元模組和I/O單元均由英飛凌提供。由于采用的是平臺設(shè)計，該45納米工藝在四家公司都可相容。并預(yù)期在07年底，可以在特許、IBM和三星的晶圓廠中同時通過認(rèn)證。

采用通用平臺的晶圓代工模式己經(jīng)有數(shù)年，并得到電子設(shè)計自動化，EDA，知識產(chǎn)權(quán)(IP)與設(shè)計服務(wù)領(lǐng)域的合作伙伴共同支持。其目的能使客戶將其芯片設(shè)計外包給不同的12英寸芯片制造廠，以盡可能地降低重復(fù)設(shè)計工作量。該聯(lián)盟主席IBM的半導(dǎo)體研發(fā)部門副總裁LisaSu指出，45納米技術(shù)的發(fā)布，表明該工藝技術(shù)在使用上的彈性化，而應(yīng)歸功于GDSII在多家制造廠所具有的廣泛相容性。據(jù)初期硬體測試結(jié)果顯示，采用45納米節(jié)點的器件，從功能上比65納米節(jié)點至少高出30%。

英飛凌計劃在2009年初與聯(lián)盟其它成員同步推出基于該新技術(shù)的產(chǎn)品，主要是針對移動通訊應(yīng)用。iSuppli的LenJenlinek認(rèn)為，英飛凌的主要芯片生產(chǎn)業(yè)務(wù)將最可能在特許半導(dǎo)體進行。而IBM和三星將扮演備份產(chǎn)能的角色。這樣有助于在高需求時降低風(fēng)險?？梢钥隙?，新加坡特許因此獲益最大。因為目前己有三家大廠可能委托其進行代工生產(chǎn)。EastFishkill聯(lián)盟使其合作伙伴各自投入的研發(fā)費用，比單獨開發(fā)所需的費用少很多。由于三星的SI廠、特許的Fab7和IBM的Building323廠等多個晶圓廠都使用相同的掩膜，使大家在開發(fā)認(rèn)證和大量制造的成本與產(chǎn)品上市時間均顯著地減少。

實際上，在芯片制造業(yè)中存有不同的看法。以Intel、IBM、AMD等為代表，主張在45納米階段就引入高k及金屬柵技術(shù)；而大部分芯片制造商，包括一流代工廠，臺積電等主張應(yīng)推遲至32納米節(jié)點。

從半導(dǎo)體工業(yè)的前景，高k及金屬柵材料可使芯片工藝制造技術(shù)開始新的一輪縮小。除Intel之外，臺積電、IBM、三星及UMC等都預(yù)計在07年底前將突破45納米工藝。

實際上高k材料面臨最大的挑戰(zhàn)，在于柵極材料的基本要求，即既能形成P型晶體管，又能形成N型晶體管。工業(yè)界早就認(rèn)為應(yīng)該加速過渡，但是實際應(yīng)用中，在高k材料和柵電極之間要集成在一起十分困難。另外，還有邊界效應(yīng)(Side Effect)，即閥值電壓的困擾。因為在柵介質(zhì)與柵電極的界面缺陷會引起相對高的閥值電壓，使得驅(qū)動電流減少及功能減弱。

由于成本及其它原因，不是所有一流芯片制造商都愿意迅速向高k及金屬柵過渡，如臺積電在向45納米推進中，采用三柵二氧化硅方法，并推遲高k介質(zhì)材料至32納米。在向45納米進軍中，如果有可能不采用高k及金屬柵，而采用SOI，或者引變硅技術(shù)等，其效果沒有那么明顯，同樣存有許多集成技術(shù)的困難。采用厚的鉿基材料作為柵堆的高k介質(zhì)材料，據(jù)Intel說，與二氧化硅相比能減少漏電流至1/10，源漏間漏電流為1/5，總的驅(qū)動電流增加20%。

Intel采用原子層淀積ALD工藝來生長高k介質(zhì)材料。NEC及TI則采用另一種工藝，MOCVD及IBM正在同時評估ALD及MOCVD技術(shù)。與通常的CVD工藝相比，ALD工藝可以一次淀積一個原子，所以能控制單層薄膜的厚度及均勻性在100埃(1埃=10-10米)之內(nèi)。
　　　
摩爾定律還能撐多久？

依Intel的工藝路線圖， 連Intel自己也只敢寫到2011年，即22納米。反映整個工業(yè)界還較理性，目前連32納米的光刻量產(chǎn)方案還有點舉棋不定。因此22納米之后究竟走向哪里，現(xiàn)在沒有定論?？梢灶A(yù)計，在32納米及以下時，半導(dǎo)體制造己轉(zhuǎn)向“材料時代”。無論如何，物理極限無法避免，所以摩爾定律總有終結(jié)的一天。目前業(yè)界籠統(tǒng)地表示，摩爾定律還有10年至15年，實際上如依Intel的路線圖，仍堅持每兩年一個臺階，到2015年時己達9納米。所以，客觀地講，從現(xiàn)在算起，還有十年己足矣。

實際上，討論還有多長時間并沒有多少實際意義，16納米或是9納米？一則技術(shù)還在進步，想信一定會有新的替代技術(shù)呈現(xiàn);另外，也可能技術(shù)本身可行，但從經(jīng)濟上己無法承受，俗稱后摩爾的經(jīng)濟定律開始起作用。任何時候，可能及需要是個平衡點，市場會作最終的決定。