基于FPGA的遠(yuǎn)程圖像采集系統(tǒng)設(shè)計(jì)

　　系統(tǒng)實(shí)現(xiàn)

　　FPGA及外圍硬件電路

　　在接口轉(zhuǎn)換電路模塊中，圖像數(shù)據(jù)接收端和發(fā)送端均需采用LVDS串行方式進(jìn)行傳輸，所以在接收端將串行輸入的數(shù)據(jù)并行接收進(jìn)FPGA進(jìn)行處理和在發(fā)送端將并行的數(shù)據(jù)串行輸出時(shí),需要進(jìn)行并串和串并轉(zhuǎn)換。

　　本設(shè)計(jì)選用MAXIM公司點(diǎn)對(duì)點(diǎn)LVDS串行/解串器芯片MAX9247/MAX9218實(shí)現(xiàn)數(shù)據(jù)收發(fā)。

　　在MAX9218接收端，需要進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換,將串行數(shù)據(jù)源變成并行格式供FPGA處理，同樣在圖像數(shù)據(jù)鏈路終端發(fā)送方MAX9247對(duì)輸入的圖像數(shù)據(jù)也有特定的時(shí)序要求，涉及到數(shù)據(jù)位和控制位的交替?zhèn)鬏?需要由FPGA完成數(shù)據(jù)格式的轉(zhuǎn)換, 并產(chǎn)生相應(yīng)的控制信號(hào)DE_IN。

　　可編程器件FPGA選用Xilinx公司Virtex-4系列XC4VLX25。實(shí)現(xiàn)的功能主要是：根據(jù)輸入的行幀同步，采圖像同步和圖像選擇信號(hào)來(lái)實(shí)現(xiàn)圖像數(shù)據(jù)的接收，并緩存到FPGA內(nèi)部的接收RxFIFO中，進(jìn)行幀頭幀尾識(shí)別、時(shí)序轉(zhuǎn)換，控制信號(hào)的生成，并且根據(jù)自定義的通訊協(xié)議，從數(shù)據(jù)流中分解出數(shù)據(jù)幀，同時(shí)將原始圖像數(shù)據(jù)和狀態(tài)數(shù)據(jù)打包到同一幀數(shù)據(jù)包中，輸出至數(shù)據(jù)鏈路終端。