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博眾精工牽頭設(shè)立2.5D/3D封裝關(guān)鍵技術(shù)及核心裝備創(chuàng)新聯(lián)合體

  • 據(jù)博眾半導體官微消息，近日，蘇州市科技局正式公布了2024年度蘇州市創(chuàng)新聯(lián)合體名單。其中，由博眾精工牽頭的“蘇州市半導體2.5D/3D封裝關(guān)鍵技術(shù)及核心裝備創(chuàng)新聯(lián)合體”被納入指令性立項項目清單。據(jù)悉，該創(chuàng)新聯(lián)合體由博眾精工科技股份有限公司作為核心力量，攜手蘇州大學、哈爾濱工業(yè)大學等12家企事業(yè)單位共同組建。該聯(lián)合體聚焦于半導體封裝測試領(lǐng)域的核心部件自主研發(fā)，旨在通過跨學科、跨領(lǐng)域的協(xié)同創(chuàng)新，構(gòu)建國內(nèi)領(lǐng)先的半導體2.5D/3D封裝設(shè)備關(guān)鍵技術(shù)平臺，為破解國外技術(shù)壟斷、提升我國高端裝備制造業(yè)競爭力貢獻力量。博
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nepes采用西門子EDA先進設(shè)計流程，擴展3D封裝能力

  • 西門子數(shù)字化工業(yè)軟件日前宣布，韓國nepes公司已采用西門子ED 的系列解決方案，以應對與3D封裝有關(guān)的熱、機械和其他設(shè)計挑戰(zhàn)。SAPEON韓國研發(fā)中心副總裁Brad Seo表示：“nepes 致力于為客戶提供全面的半導體封裝設(shè)計和制造服務解決方案，幫助客戶在半導體市場上獲得持續(xù)成功。今天的半導體行業(yè)對于性能和小尺寸的需求越來越高，nepes與西門子EDA的攜手將幫助我們實現(xiàn)發(fā)展所需的創(chuàng)新技術(shù)?！眓epes 是外包半導體封裝測試服務（OSAT）的全球領(lǐng)導者，致力于為全球電子業(yè)客戶提供世界級的封裝、測試和半
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2.5D和3D封裝的差異和應用

  • 半導體芯片封裝的重要性、傳統(tǒng)和先進技術(shù)以及該領(lǐng)域的未來趨勢。半導體芯片封裝是指半導體器件的保護外殼。該保護殼可保護電路免受腐蝕和物理傷害，同時還便于連接電氣連接以將其與印刷電路板 (PCB) 連接。在這里，我們探討了半導體芯片封裝的重要性、傳統(tǒng)和先進技術(shù)以及該領(lǐng)域的未來趨勢。半導體芯片封裝：傳統(tǒng)技術(shù)和先進技術(shù)半導體芯片封裝的重要性半導體芯片封裝是半導體器件生產(chǎn)過程的最后階段。在此關(guān)鍵時刻，半導體塊會覆蓋一層保護層，保護集成電路 (IC) 免受潛在的外部危險和時間的腐蝕影響。這種封裝本質(zhì)上充當保護外殼，屏蔽
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“烏合麒麟”口中的14+14nm 3D封裝技術(shù)能成為國產(chǎn)芯片的希望嗎？

  • 　　2021年6月30日，近日新浪微博@烏合麒麟被網(wǎng)友指責轉(zhuǎn)發(fā)不實消息、造謠。雙方就“14nm芯片經(jīng)過優(yōu)化和新技術(shù)支持，是否可以比肩7nm性能”的問題論戰(zhàn)了多日，最終于6月27日烏合麒麟發(fā)布了一條收回道歉的聲明，并且他在這則聲明中提到了一些他對于3D封裝技術(shù)的理解?！　　盀鹾削梓搿笨谥械?4+14nm 3D封裝技術(shù)能成為國產(chǎn)芯片的希望嗎？　　關(guān)于他們爭論的問題，筆者認為可以從兩個方面探討：　　*采用14nm工藝制造的芯片是否可以通過3D封裝等技術(shù)最終達到肩比7nm的性能？　　這個說法本身沒問題?！　?這個
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臺積電與美國客戶合作開發(fā)先進3D封裝技術(shù)，計劃2022年量產(chǎn)

  • 據(jù)報道，全球最大半導體代工企業(yè)臺積電正在與 Google 等美國客戶共同測試、開發(fā)一種先進的“整合芯片”封裝技術(shù)，并計劃于 2022 年量產(chǎn)?！　脮r，Google 及 AMD 將成為其第一批客戶，Google 計劃將最新技術(shù)的芯片用于自動駕駛，而 AMD 則希望借此加大在與 Intel 之間競爭勝出的概率?！　∨_積電將此 3D 封裝技術(shù)命名為“SoIC（System on Integrated Chips）”，該方案可以實現(xiàn)將幾種不同類型的芯片（例如處理器、內(nèi)存或傳感器）堆疊和鏈接到一個封裝實體之中，因
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格芯為何放棄7nm轉(zhuǎn)攻3D封裝

  • 近日，全球第二大晶圓代工廠格芯（GlobalFoundries）宣布，采用12nm FinFET工藝，成功流片了基于ARM架構(gòu)的高性能3D封裝芯片。這意味著格芯亦投身于3D封裝領(lǐng)域，將與英特爾、臺積電等公司一道競爭異構(gòu)計算時代的技術(shù)主動權(quán)。
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3D封裝技術(shù)突破 臺積電、英特爾引領(lǐng)代工封測廠

  • 針對HPC芯片封裝技術(shù)，臺積電已在2019年6月于日本VLSI技術(shù)及電路研討會(2019 Symposia on VLSI Technology & Circuits)中，提出新型態(tài)SoIC(System on Integrated Chips)之3D封裝技術(shù)論文；透過微縮凸塊(Bumping)密度，提升CPU/GPU處理器與存儲器間整體運算速度。
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臺積電完成首顆3D封裝，繼續(xù)領(lǐng)先業(yè)界

  • 臺積電完成全球首顆 3D IC 封裝，預計將于 2021 年量產(chǎn)。
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AMD公布3D封裝技術(shù)：處理器與內(nèi)存、緩存通過硅穿孔堆疊在一起

  • 在Rice Oil&Gas高性能計算會議上，AMD高級副總裁Forrest Norrod介紹，他們正跟進3D封裝技術(shù)，目標是將DRAM/SRAM(即緩存等)和處理器(CPU/GPU)通過TSV(硅穿孔)的方式整合在一顆芯片中。
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2023年2.5D/3D封裝產(chǎn)業(yè)規(guī)模達57.49億美元

  • 　　根據(jù)產(chǎn)業(yè)研究機構(gòu)YoleDéveloppement(Yole)的研究指出，像HBM和CIS這樣的硬件創(chuàng)造了TSV的大部分收入。2023年整體堆疊技術(shù)市場將超過57億美元，年復合成長率(CAGR)為27%，2.5D/3DTSV和晶圓級封裝技術(shù)中，消費市場是最大的貢獻者，市場比重超過65%。高效能運算(HPC)是立體構(gòu)裝技術(shù)的真正驅(qū)動力，并且將呈現(xiàn)高度成長到2023年，市場占有率從2018年的20%增加到2023年的40%。汽車、醫(yī)療和工業(yè)等領(lǐng)域的應用將是主力。　　　　而消費性、高效能運算與網(wǎng)絡(HPC&
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3D封裝技術(shù)英特爾有何獨到之處

  • 在半導體領(lǐng)域，3D技術(shù)帶來的革命更嘆為觀止，早些年的FinFET和3D NAND只是個開始。從去年12月初英特爾公布新架構(gòu)路線，到1月初CES 2019上拿出M.2 SSD大小的整臺電腦，這樣的速度，你不得不更上!
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關(guān)于英特爾“Foveros”邏輯芯片3D堆疊，看這兩張圖就夠了 什么是“Foveros”邏輯芯片3D堆疊，英特爾答案在這里

  • 在近日舉行的英特爾“架構(gòu)日”活動中，英特爾不僅展示了基于10納米的PC、數(shù)據(jù)中心和網(wǎng)絡系統(tǒng)，支持人工智能和加密加速功能的下一代“Sunny Cove”架構(gòu)，還推出了業(yè)界首創(chuàng)的3D邏輯芯片封裝技術(shù)——Foveros。這一全新的3D封裝技術(shù)首次引入了3D堆疊的優(yōu)勢，可實現(xiàn)在邏輯芯片上堆疊邏輯芯片。
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什么3D封裝，立體“多層”芯片才是下一代芯片出路

  • 　　斯坦福大學工程師開發(fā)出的四層“多層芯片”原型。底層和頂層是邏輯晶體管，中間是兩層存儲芯片層。垂直的管子是納米級的電子“電梯”，連接邏輯層和存儲層，讓它們能一起工作解決問題。 　　左邊是目前的單層電路卡，邏輯與存儲芯片分隔在不同區(qū)，通過電線連接。就像城市街道，由于數(shù)據(jù)在邏輯區(qū)和存儲區(qū)來來回回地傳輸，常會產(chǎn)生擁堵。右邊是多層的邏輯芯片和存儲芯片，形成一種“摩天大樓”式的芯片，數(shù)據(jù)通過納米“電梯”實現(xiàn)立體傳輸，
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3D封裝是國內(nèi)封測業(yè)絕佳機會

  • 　　近幾年來，“中國空芯化”問題引起社會關(guān)注。據(jù)統(tǒng)計，芯片年進口額近2000億美元。芯片是手機、電腦、汽車、家用電器等產(chǎn)品的“大腦”，而以芯片為主的集成電路80%的需求量依賴進口。如果“大腦”的控制權(quán)不在我們手中，將存大巨大隱患。為此，解決“中國空芯化”問題顯得更加迫在眉睫。 　　當前中國集成電路產(chǎn)業(yè)面臨諸多考驗：一是與國際水平的差距較大。摩爾定律雖接近極限，但仍在推動工藝制程提升，業(yè)界專家預計工藝制程將
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3D封裝材料技術(shù)及其優(yōu)點簡介

  • 隨著移動電話等電子器件的不斷飛速增長，這些器件中安裝在有限襯底面積上的半導體封裝也逐漸變小變薄。3D封裝對減少裝配面積非常有效。此外，系統(tǒng)級封裝(SiP)技術(shù)(將二個或多個芯片安裝在一個封裝件中)對于提高處理速
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3d封裝介紹

　　3D晶圓級封裝，英文簡稱（WLP)，包括CIS發(fā)射器、MEMS封裝、標準器件封裝。是指在不改變封裝體尺寸的前提下，在同一個封裝體內(nèi)于垂直方向疊放兩個以上芯片的封裝技術(shù)，它起源于快閃存儲器(NOR/NAND)及SDRAM的疊層封裝。主要特點包括：多功能、高效能；大容量高密度，單位體積上的功能及應用成倍提升以及低成本?！　∫唬悍庋b趨勢是疊層封(PoP)；低產(chǎn)率芯片似乎傾向于PoP。　　二：多芯片封 [ 查看詳細 ]

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