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強化DPD演算效能SoC FPGA提升蜂巢網(wǎng)絡(luò)設(shè)備整合度
- 蜂巢式網(wǎng)絡(luò)服務(wù)供應(yīng)商對降低營運成本的需求愈來愈迫切,因此現(xiàn)場可編程門陣列(FPGA)業(yè)者推出整合嵌入式處理器的SoC FPGA方案,并導(dǎo)入效能更高的數(shù)字預(yù)失真(DPD)演算法,協(xié)助網(wǎng)絡(luò)設(shè)備制造商以更低功耗及成本,打造更高生產(chǎn)力的產(chǎn)品。
- 關(guān)鍵字: 蜂巢式網(wǎng)絡(luò) FPGA SoC DSP ARM
Cadence與Digital成功縮減Realtek瑞昱數(shù)字電視SoC面積
- 2014年2月12日,全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)宣布,瑞昱半導(dǎo)體(Realtek Semiconductor Corp.) 成功運用Cadence? Encounter? RTL Compiler的physical aware RTL合成縮減數(shù)字電視SoC面積,并具體實現(xiàn)在高度整合的多媒體SoC – Imagination PowerVR SGX544MP2的40nm設(shè)計上。
- 關(guān)鍵字: Cadence 瑞昱 SoC GPU
富士通為28nm SoC器件打造全新設(shè)計方法
- 富士通半導(dǎo)體(上海)有限公司日前宣布,成功開發(fā)了專為先進的28nmSoC器件量身打造的全新設(shè)計方法,不僅能實現(xiàn)更高的電路密度,同時也可有效縮短開發(fā)時間。采用全新設(shè)計方法能夠?qū)㈦娐返拿芏忍岣?3%,并可將最終的線路布局時間縮短至一個月。這種設(shè)計方法將整合至富士通半導(dǎo)體的各種全新定制化SoC設(shè)計方案中,協(xié)助客戶開發(fā)RTL-HandoffSoC器件。富士通半導(dǎo)體預(yù)計自2014年2月起將開始接受采用這種全新設(shè)計方法的SoC訂單。 采用28nm等頂尖制程工藝的SoC器件需要有越來越多的功能與效能,進而要在
- 關(guān)鍵字: 富士通 SoC
張江創(chuàng)新學(xué)院采用了Mentor Graphics的Veloce仿真器
- 高級系統(tǒng)驗證解決方案領(lǐng)軍企業(yè)Mentor Graphics公司(Nasdaq:MENT)日前宣布,上海張江創(chuàng)新學(xué)院已采用Veloce? 2仿真系統(tǒng),用于片上系統(tǒng)(SoC)集成電路設(shè)計的功能驗證領(lǐng)域的研發(fā)。
- 關(guān)鍵字: Mentor 張江創(chuàng)新 SoC 仿真器
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