- FPGA電路必須遵循的原則和技巧-在調(diào)試FPGA電路時(shí)要遵循必須的原則和技巧，才能降低調(diào)試時(shí)間，防止誤操作損壞電路。通常情況下，能夠參考以下步驟執(zhí)行 FPGA硬件系統(tǒng)的調(diào)試。
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FPGA
- 寫(xiě)verilog代碼要有硬件的概念-因?yàn)閂erilog是一種硬件描述語(yǔ)言，所以在寫(xiě)Verilog語(yǔ)言時(shí)，首先要有所要寫(xiě)的module在硬件上如何實(shí)現(xiàn)的概念，而不是去想編譯器如何去解釋這個(gè)module
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verilog FPGA
- 學(xué)好FPGA應(yīng)該要具備的知識(shí)-閱讀本文的人群：熟悉數(shù)字電路基本知識(shí)（如加法器、計(jì)數(shù)器、RAM等），熟悉基本的同步電路設(shè)計(jì)方法，熟悉HDL語(yǔ)言，對(duì)FPGA的結(jié)構(gòu)有所了解，對(duì)FPGA設(shè)計(jì)流程比較了解。
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FPGA 同步電路
- 細(xì)說(shuō)ARM、X86、X64、MIPS架構(gòu)的系統(tǒng)及市場(chǎng)-ARM、X86、X64、MIPS他們是一種架構(gòu)，是精簡(jiǎn)指令集合與復(fù)雜指令集合的區(qū)別。你可以理解為處理問(wèn)題的不同方式。他們運(yùn)用的不同的指令集合、尋址方式、傳遞方式、后臺(tái)設(shè)計(jì)的處理電壓、時(shí)鐘等方式上有所區(qū)別。
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ARM X86 X64 MIPS
- 解密業(yè)界首款16nm產(chǎn)品核心技術(shù)-以賽靈思 20nm UltraScale 系列的成功為基礎(chǔ)，賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，憑借新型存儲(chǔ)器、3D-on-3D 和多處理SoC（MPSoC）技術(shù)，再次領(lǐng)先一代提供了遙遙領(lǐng)先的價(jià)值優(yōu)勢(shì)。
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賽靈思 FPGA 16nm制程
- FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（13）-基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應(yīng)用。
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FPGA 賽靈思 IP核
- FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（12）-在大規(guī)模設(shè)計(jì)的調(diào)試應(yīng)該按照和設(shè)計(jì)理念相反的順序，從底層測(cè)試，主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA Editor 組件的使用方法。
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FPGA Xilinx
- FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機(jī)通過(guò)同步串行接口將配置數(shù)據(jù)串行寫(xiě)入FPGA芯片，其模式選擇信號(hào)M[2:0]=3’b111
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FPGA 賽靈思
- FPGA中的多時(shí)鐘域設(shè)計(jì)-在一個(gè)SOC設(shè)計(jì)中，存在多個(gè)、獨(dú)立的時(shí)鐘，這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個(gè)接口，各個(gè)接口標(biāo)準(zhǔn)都可能會(huì)使用完全不同的時(shí)鐘頻率。
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FPGA 多時(shí)鐘域
- 組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過(guò)程變輕松-對(duì)于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來(lái)說(shuō)，I/O引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。
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賽靈思 FPGA
- FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案-本文針對(duì)由FPGA構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問(wèn)題，提出FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案。
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FPGA 串行通信
- FPGA與DSPs高速互聯(lián)的方案-DSP與FPGA高速的數(shù)據(jù)傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現(xiàn)場(chǎng)可編程邏輯門(mén)陣列) 設(shè)計(jì) FIFO的接口電路，即可實(shí)現(xiàn)高速互聯(lián)。
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FPGA DSPs
- FPGA設(shè)計(jì)中對(duì)輸入信號(hào)的處理-一般來(lái)說(shuō)，在全同步設(shè)計(jì)中，如果信號(hào)來(lái)自同一時(shí)鐘域，各模塊的輸入不需要寄存。只要滿足建立時(shí)間，保持時(shí)間的約束，可以保證在時(shí)鐘上升沿到來(lái)時(shí)，輸入信號(hào)已經(jīng)穩(wěn)定，可以采樣得到正確的值。
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FPGA 全同步設(shè)計(jì)
- 3系列FPGA中使用LUT構(gòu)建分布式RAM(4)-前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具體調(diào)用過(guò)程的描述）
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FPGA LUT RAM
- 3系列FPGA中使用LUT構(gòu)建分布式RAM（3）-前面簡(jiǎn)要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級(jí)的Virtex系列入手呢？我仔細(xì)看了一下各個(gè)系列的介紹、對(duì)比，Spartan系列基本就是Virtex系列的精簡(jiǎn)版，其基本原理是一樣的，所以從簡(jiǎn)單的入手來(lái)融會(huì)貫通未嘗不是一個(gè)好辦法。
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FPGA LUT RAM
arm+fpga介紹
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