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asic-to-fpga 文章 進(jìn)入asic-to-fpga技術(shù)社區(qū)
傳授新手如何學(xué)習(xí)FPGA?
- PGA作為一種高新技術(shù),由于其結(jié)構(gòu)的特殊性,可以重復(fù)編程,開(kāi)發(fā)周期較短,越來(lái)越受到電子愛(ài)好者的青睞,其應(yīng)用已經(jīng)逐漸普及到了各行各業(yè)。因此,越來(lái)越多的電子愛(ài)好者想盡快掌握這門(mén)技術(shù)進(jìn)入該領(lǐng)域。筆者從2007年初
- 關(guān)鍵字: FPGA
基于FPGA的非線性調(diào)頻信號(hào)脈沖壓縮的實(shí)現(xiàn)
- 隨著現(xiàn)代電子技術(shù)和飛行技術(shù)的發(fā)展,對(duì)雷達(dá)的作用距離、分辨能力、測(cè)量精度和單值性等性能指標(biāo)提出越來(lái)越高的要求,因此雷達(dá)信號(hào)形式的選擇和信號(hào)處理的方式起著重要作用。在脈沖壓縮技術(shù)中,雷達(dá)所使用的發(fā)射信號(hào)波
- 關(guān)鍵字: FPGA 非線性調(diào)頻信號(hào) 脈沖壓縮
基于FPGA軟核的參數(shù)可變的壓力測(cè)試系統(tǒng)設(shè)計(jì)
- 在爆炸場(chǎng)壓力測(cè)試中,沖擊波超壓峰值隨著彈藥的當(dāng)量和到爆心距離的變化十分顯著。傳統(tǒng)測(cè)試系統(tǒng)的測(cè)試參數(shù)難以更改,靈活性差,往往需要重新設(shè)計(jì)電路以滿足不同測(cè)試要求。為了提高測(cè)試系統(tǒng)的靈活性及電路復(fù)用性,設(shè)計(jì)了基于可配置FPGA軟核的測(cè)試系統(tǒng)。通過(guò)調(diào)用并修改可移植軟核,以實(shí)現(xiàn)系統(tǒng)的快速設(shè)計(jì),通過(guò)靈活設(shè)置測(cè)試參數(shù)完成不同測(cè)試任務(wù)。對(duì)系統(tǒng)準(zhǔn)確性進(jìn)行了驗(yàn)證,應(yīng)用到靜爆試驗(yàn)中,有效獲得了壓力數(shù)據(jù)。
- 關(guān)鍵字: FPGA 軟核 沖擊波 存儲(chǔ)測(cè)試
基于CPLD/FPGA的VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)
- 杜志傳,鄭建立(上海理工大學(xué) 醫(yī)療器械與食品學(xué)院 上海 200093)0 引 言VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言,是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)
- 關(guān)鍵字: VHDL CPLD/FPGA 電路設(shè)計(jì) 優(yōu)化
基于數(shù)字電位計(jì)的X射線探測(cè)器偏壓調(diào)節(jié)
- 針對(duì)某X射線探測(cè)器輸出信號(hào)增益需不斷調(diào)節(jié)以滿足后續(xù)信號(hào)采集電路的輸入范圍,其偏置電壓需要精細(xì)調(diào)節(jié),文章采用數(shù)字電位計(jì)和FPGA設(shè)計(jì)了X射線探測(cè)器偏置電壓調(diào)節(jié)系統(tǒng)。闡述了所選數(shù)字電位計(jì)的參數(shù)、特點(diǎn)及內(nèi)部結(jié)構(gòu),在此基礎(chǔ)上給出了系統(tǒng)的設(shè)計(jì)方案。文章中FPGA采用SPI通信方式對(duì)數(shù)字電位計(jì)進(jìn)行配置實(shí)現(xiàn)電阻100KΩ共256檔的調(diào)節(jié),最終給出實(shí)際測(cè)試結(jié)果,驗(yàn)證了采用數(shù)字電位計(jì)實(shí)現(xiàn)偏壓調(diào)節(jié)的靈活性。
- 關(guān)鍵字: X射線探測(cè)器 反向偏壓調(diào)節(jié) 數(shù)字電位計(jì) SPI FPGA
硬核浮點(diǎn)DSP的FPGA或取代高性能計(jì)算GPGPU
- 近來(lái),Altera公司推出業(yè)界首款浮點(diǎn)FPGA,它集成了硬核IEEE754兼容浮點(diǎn)運(yùn)算功能,提高了DSP性能、設(shè)計(jì)人員的效能和邏輯效率。據(jù)悉,硬核浮點(diǎn)DSP模塊集成在Altera20nmArria10FPGA和SoC中,以及14nmStratix10FPGA和SoC
- 關(guān)鍵字: DSP FPGA 數(shù)字信號(hào)處理
一種FPGA高速訪問(wèn)USB設(shè)備的設(shè)計(jì)方案
- 摘要:針對(duì)FPGA訪問(wèn)USB設(shè)備存在傳輸速率低、資源消耗大、開(kāi)發(fā)復(fù)雜的缺點(diǎn),提出了一種將ARM處理器與FPGA相結(jié)合實(shí)現(xiàn)高速訪問(wèn)USB設(shè)備的方案。該方案利用ARM處理器的USB Host讀取USB設(shè)備數(shù)據(jù)井緩存于高速內(nèi)存,采用乒乓
- 關(guān)鍵字: USB設(shè)備 數(shù)據(jù)訪問(wèn) FPGA 嵌入式系統(tǒng)
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