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EEPW首頁 >> 主題列表 >> cadence?

適用于電池供電設(shè)備的熱感知高功率高壓板

  • 電池供電馬達控制方案為設(shè)計人員帶來多項挑戰(zhàn)，例如，優(yōu)化印刷電路板熱效能至今仍十分棘手且耗時；但現(xiàn)在，應(yīng)用設(shè)計人員可利用現(xiàn)代化電熱仿真器輕松縮短上市時間。如今，電池供電馬達驅(qū)動解決方案通?？捎脴O低的工作電壓提供數(shù)百瓦的功率。在此類應(yīng)用中，為確保整個系統(tǒng)的效能和可靠性，必須正確管理馬達驅(qū)動設(shè)備的電流。事實上，馬達電流可能會超過數(shù)十安培，導(dǎo)致變流器內(nèi)部耗散功率提升。為變流器組件施加較高的功率將會導(dǎo)致運作溫度升高，效能下降，如果超過最額定功率，甚至?xí)蝗煌Ｖ惯\作。優(yōu)化熱效能同時縮小大小，是變流器設(shè)計過程中的重要一
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當(dāng)人工智能遇到EDA，Cadence Cerebrus以機器學(xué)習(xí)提升EDA設(shè)計效能

  • 隨著算力的不斷提升，人工智能的應(yīng)用逐漸滲透到各個行業(yè)。作為人工智能芯片最關(guān)鍵的開發(fā)工具EDA，是否也會得到人工智能應(yīng)用的助力從而更好地提升服務(wù)效率呢？答案自然是肯定的。隨著半導(dǎo)體芯片設(shè)計的復(fù)雜度不斷提升，以及芯片包含功能的日漸廣泛，EDA的設(shè)計過程越來越需要借助人工智能來盡可能避免一些常見的設(shè)計誤區(qū)，并借助大數(shù)據(jù)的優(yōu)勢來實現(xiàn)局部電路設(shè)計的最優(yōu)化。在可以預(yù)見的未來，隨著人工智能技術(shù)的不斷引入，借助大數(shù)據(jù)和機器學(xué)習(xí)的優(yōu)勢，EDA軟件將可以提供更高效更強大的設(shè)計輔助功能。 近日，楷登電子（Cadenc
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大幅縮減設(shè)計進程 Cadence新設(shè)備為硬件仿真驗證提速

  • 當(dāng)前隨著國內(nèi)IC設(shè)計產(chǎn)業(yè)越來越受關(guān)注，短時間內(nèi)涌現(xiàn)出海量的IC設(shè)計初創(chuàng)企業(yè)，對這些初創(chuàng)或者正在快速成長的IC設(shè)計企業(yè)來說，如何盡可能縮短設(shè)計進程，加速設(shè)計上市時間是一個不可回避的關(guān)鍵點。作為當(dāng)下幾乎已經(jīng)占據(jù)IC設(shè)計近60%工作量的仿真與驗證環(huán)節(jié)，如果能夠借助先進的工具大幅縮短這個過程所需的時間，那么將為諸多IC設(shè)計企業(yè)的產(chǎn)品成功增添重要的砝碼。 為了更好地提升IC設(shè)計客戶的仿真與驗證效率，三大EDA公司不斷更新各自的仿真驗證工具，希望盡可能將該環(huán)節(jié)的時間大幅壓縮，其中Cadence選擇推出下一代
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Cadence推出新一代電路仿真器FastSPICE 效能高達3倍

  • Cadence 宣布全新的Cadence Spectre FX 仿真器(Simulator)，此新一代的FastSPICE電路仿真器能夠有效驗證內(nèi)存和大規(guī)模系統(tǒng)單芯片(SoC)設(shè)計。Spectre FX 仿真器中具創(chuàng)新和可擴展性的FastSPICE架構(gòu)，可為客戶提供高達3倍的效能。當(dāng)今復(fù)雜的內(nèi)存和SoC設(shè)計需要高精度和快速模擬效能，以確保按預(yù)期運作并滿足芯片規(guī)格。 此外，在芯片驗證過程中，布局后寄生效應(yīng)變得越來越重要，尤其是對于先進制程設(shè)計而言，要考慮布局對芯片功能的影響。 FastSPICE求解器可在S
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靜電槍電路模型的建立及驗證

  • ESD一直是電氣和電子元件產(chǎn)品的主要關(guān)注點和突出威脅。在系統(tǒng)級ESD測試過程中，通常用靜電槍來模擬ESD放電場景，放電電流波形必須符合IEC 61000-4-2標(biāo)準(zhǔn)。但標(biāo)準(zhǔn)給的誤差范圍較大，較大的誤差會影響仿真結(jié)果的準(zhǔn)確性。本文在Cadence下建立了靜電槍電路模型，包括接觸放電模型和HBM模型，具有較高的精確性。模型產(chǎn)生的電流波形與實際測試電流波形吻合性較好，驗證了模型的準(zhǔn)確性。該電路模型為靜電放電仿真提供了一個新的激勵源。
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云端部署引領(lǐng)IC設(shè)計邁向全自動化

  • 隨著科技應(yīng)用走向智能化、客制化，系統(tǒng)復(fù)雜度明顯增長，IC設(shè)計業(yè)者要搶占車用、通訊或物聯(lián)網(wǎng)等熱門市場，以強大運算力實現(xiàn)快速驗證與設(shè)計已不足夠，部署彈性和整合資源將成為開發(fā)的關(guān)鍵考慮，云端部署會是重要的一步棋。通訊、車用和物聯(lián)網(wǎng)是未來IC應(yīng)用的主要場域，尤其隨著持續(xù)開發(fā)人工智能應(yīng)用，以及擴大部署5G、Wi-Fi 6等新一代網(wǎng)絡(luò)技術(shù)，這些頗具潛力的應(yīng)用展現(xiàn)了強勁成長。根據(jù)市調(diào)機構(gòu)IC Insights上（6）月公布的研究顯示，消費性及通訊IC類仍居IC市場最高市占率，至2024年預(yù)計將達35.5%，在近20年來
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先進制程推升算力需求 云端EDA帶來靈活彈性

  • 而隨著芯片制程不斷縮小，單一芯片內(nèi)的晶體管與電路數(shù)量也持續(xù)倍增，芯片的生產(chǎn)流程也進入了新的時代，云端IC設(shè)計就是其中之一趨勢
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Cadence臺積電微軟以云計算縮減IC設(shè)計驗證時間

  • Cadence Design Systems, Inc.宣布與臺積電及微軟三方合作之成果。該合作的重點是利用云端基礎(chǔ)架構(gòu)來縮短半導(dǎo)體設(shè)計簽核時程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平臺，采用臺積電技術(shù)的Cadence Tempus時序簽核解決方案及Quantus提取解決方案，獲得加速完成時序簽核的途徑。臺積電設(shè)計建構(gòu)管理處資深處長Suk Lee表示：「半導(dǎo)體研發(fā)人員正以先進的制程技術(shù)來實現(xiàn)與滿足超過其功率及效能上的要求。但在日益復(fù)雜的先進制程簽核要求下，使得實
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Cadence與聯(lián)電合作開發(fā)28納米HPC+工藝中模擬/混合信號流程的認證

  • 聯(lián)華電子今（6日）宣布Cadence?模擬/混合信號（AMS）芯片設(shè)計流程已獲得聯(lián)華電子28納米HPC+工藝的認證。 透過此認證，Cadence和聯(lián)電的共同客戶可以于28納米HPC+工藝上利用全新的AMS解決方案，去設(shè)計汽車、工業(yè)物聯(lián)網(wǎng)（IoT）和人工智能（AI）芯片。 此完整的AMS流程是基于聯(lián)電晶圓設(shè)計套件（FDK）所設(shè)計的，其中包括具有高度自動化電路設(shè)計、布局、簽核及驗證流程的一個實際示范電路，讓客戶可在28納米的HPC+工藝上實現(xiàn)更無縫的芯片設(shè)計。Cadence AMS流程結(jié)合了經(jīng)客制化確認的類比
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Cadence推出Clarity 3D場求解器，為系統(tǒng)級分析和設(shè)計提供前所未有的性能及容量

  • 內(nèi)容提要： ? Clarity 3D Solver場求解器是Cadence系統(tǒng)分析戰(zhàn)略的首款產(chǎn)品，電磁仿真性能比傳統(tǒng)產(chǎn)品提高10倍，并擁有近乎無限的處理能力，同時確保仿真精度達到黃金標(biāo)準(zhǔn) ? 全新的突破性的架構(gòu)針對云計算和分布式計算的服務(wù)器進行優(yōu)化，使得仿真任務(wù)支持調(diào)用數(shù)以百計的CPU進行求解 ? 真正的3D建模技術(shù)，避免傳統(tǒng)上為了提高仿真效率而人為對結(jié)構(gòu)進行剪切帶來的仿真精度降低的風(fēng)險 ? 輕松讀取所有標(biāo)準(zhǔn)芯片和IC封裝平臺的設(shè)計數(shù)據(jù)，并與Cadence設(shè)計平臺實現(xiàn)專屬集成
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Arm、Cadence、Xilinx聯(lián)合推出基于TSMC 7納米工藝的首款A(yù)rm Neoverse系統(tǒng)開發(fā)平臺，面向下一代云到邊緣基礎(chǔ)設(shè)施

  • 　　中國上海，2019年3月13日—Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS) 和Xilinx, Inc. (NASDAQ: XLNX)今日宣布，聯(lián)合推出基于全新Armò Neoverse? N1的系統(tǒng)開發(fā)平臺，該平臺將面向下一代云到邊緣基礎(chǔ)設(shè)施，并已在TSMC(TWSE: 2330, NYSE: TSM) 7納米FinFET工藝上得到全面硅驗證。Neoverse N1 系統(tǒng)開發(fā)平臺(SDP)同時也是業(yè)內(nèi)第一個7納米基礎(chǔ)設(shè)施開發(fā)平臺，可利
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Cadence宣布流片GDDR6芯片：基于三星7LPP，不僅用于顯卡

  • 　　根據(jù)外媒報道，Cadence宣布已成功在三星的7LPP制造工藝中流片其GDDR6 IP芯片?！　　　adence的GDDR6 IP解決方案包括該公司的Denali內(nèi)存控制器，物理接口和驗證IP?？刂破骱蚉HY的額定值可處理每個引腳高達16 Gbps的數(shù)據(jù)傳輸速率，并具有低誤碼率(BER)功能，可降低內(nèi)存總線上的重試次數(shù)，從而縮短延遲，從而確保更大的內(nèi)存帶寬。IP封裝以Cadence的參考設(shè)計提供，允許SoC開發(fā)人員快速復(fù)制IP設(shè)計人員用于其測試芯片的實現(xiàn)?！　鹘y(tǒng)上，GDDR內(nèi)存主要用于顯卡，但
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MIPI促使移動應(yīng)用設(shè)計、驗證與測試更高效

  • 移動多媒體領(lǐng)域的開發(fā)人員正努力應(yīng)對行業(yè)飛速發(fā)展所帶來的巨大機遇與挑戰(zhàn)。日前，由MIPI聯(lián)盟重要成員Cadence和泰克(Tektronix)聯(lián)合舉辦的MIPI(Mobile
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4周小白成為大神，速成Cadence Allegro 讓你走向職場巔峰！

  • 　　一、PCB工程師目前現(xiàn)狀　　近年來，隨著工業(yè)4.0戰(zhàn)略的實施，智能硬件的加速崛起，PCB工程師更是成為了未來最有前途的職業(yè)之一。特別是電子工業(yè)的不斷壯大，使得產(chǎn)品研發(fā)周期不斷縮短、信號速率不斷提高、單板密度越來越大、門電路工作電壓越來越低、SI-PI-EMI問題趨于復(fù)雜，這樣就要求PCB設(shè)計工程師必須提高專業(yè)素養(yǎng)，也使得PCB設(shè)計的工作日益成為電子設(shè)計中獨立而又不可缺失的一環(huán)?！　《?、作為一名Allegro工程師　　面對電子設(shè)備這些高性能、高速、高密、輕薄的趨勢，高速信號的PCB設(shè)計，越來越成為電子硬
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EDA的低功耗游戲

  • 隨著芯片設(shè)計轉(zhuǎn)移到90nm和65nm，芯片制造商面臨著新的挑戰(zhàn)包括溫度、穩(wěn)定性及電源可靠性或電源效率的差異性等方面的挑戰(zhàn)。業(yè)界試圖通過幾種途徑努力來
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