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Cadence數(shù)字與定制/模擬工具通過臺(tái)積電16FF+制程的認(rèn)證，并與臺(tái)積電合作開發(fā)10納米FinFET工藝

  • 　　全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺(tái)積電公司16FF+制程的V0.9設(shè)計(jì)參考手冊(cè)(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計(jì)劃于2014年11月實(shí)現(xiàn)。Cadence也和臺(tái)積電合作實(shí)施了16FF+ 制程定制設(shè)計(jì)參考流程的多處改進(jìn)。此外，Cadence也
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臺(tái)積電采用Cadence的16納米FinFET單元庫特性分析解決方案

  • 　　全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布臺(tái)積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺(tái)積電共同研發(fā)的單元庫分析工具設(shè)置已在臺(tái)積電網(wǎng)站上線，臺(tái)積電客戶可以直接下載。該設(shè)置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎(chǔ)，并涵蓋了臺(tái)積電標(biāo)準(zhǔn)單元的環(huán)境設(shè)置和樣品模板。 　　利用本地的Spectre API整合方案，Liberate和Spect
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cadence設(shè)計(jì)提高篇之團(tuán)隊(duì)合作

  • 　　在高密度互聯(lián)技術(shù)中，PCB規(guī)模比較大，需要進(jìn)行團(tuán)隊(duì)合作，接下來，給大家介紹一種合作開發(fā)的方法。 　　如圖1，為我們需要合作的PCB板。 　　 ? 　　圖1 　　在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個(gè)同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點(diǎn)擊place->Design Partition，然后點(diǎn)擊create partition，首先劃定一塊區(qū)域。劃定區(qū)域的方法有以下幾種：Add rectangle和Add sh
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cadence之器件原理封裝的提取

  • 　　有好幾個(gè)同事問我cadence之capture中關(guān)于保存元器件封裝的問題。 　　我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設(shè)計(jì)的基礎(chǔ)，封裝庫有一丁點(diǎn)的錯(cuò)誤，可能辛苦幾個(gè)月的設(shè)計(jì)就白費(fèi)了，比如：電源管腳、地管腳定義錯(cuò)、地址線數(shù)據(jù)線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對(duì)比較復(fù)雜的元器件，比如FPGA、CPU，動(dòng)輒上千個(gè)管腳，如果自己一個(gè)管腳一個(gè)管腳畫的話，再加上核對(duì)的時(shí)間，可能需要一周時(shí)間，并且還容易出錯(cuò)。這時(shí)候拿來主義就用到了，別人成熟的封裝，調(diào)試沒
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Cadence推出Voltus-Fi定制型電源完整性方案

  • 　　8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會(huì)。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗(yàn)證部門產(chǎn)品營銷總監(jiān)Jerry Zhao向行業(yè)媒體具體講解了新產(chǎn)品的特點(diǎn)。 　　VoltusTM-Fi定制型電源完整性解決方案具備晶體管級(jí)的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級(jí)精度的認(rèn)證，從而創(chuàng)建了設(shè)計(jì)收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
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Cadence在上海成功舉辦2014年使用者大會(huì)CDNLive 2014！

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會(huì)，會(huì)議集聚了Cadence的技術(shù)用戶、開發(fā)者、業(yè)界專家與行業(yè)媒體700多人，Cadence工具的開發(fā)專家和使用者們面對(duì)面分享重要設(shè)計(jì)與驗(yàn)證問題的解決經(jīng)驗(yàn)，探討高級(jí)晶片、SoC和系統(tǒng)的技術(shù)潮流趨勢(shì)。 　　5號(hào)早上，Cadence公司副總裁兼中國區(qū)總經(jīng)理劉國軍先生首先代表公司歡迎業(yè)界客戶、合作伙伴、專家學(xué)者及媒體朋友的到來。Cadence總裁
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Cadence推出Voltus-Fi定制型電源完整性解決方案

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今天宣布推出Cadence® Voltus™-Fi定制型電源完整性解決方案(Cadence® Voltus™-Fi Custom Power Integrity Solution)，具備晶體管級(jí)的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級(jí)精度的認(rèn)證，從而創(chuàng)建了設(shè)計(jì)收斂的最快路徑。新的解決方案采用Cadence Spectre® APS(Accelerated Parall
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一種低噪聲高增益零中頻放大器的設(shè)計(jì)與實(shí)現(xiàn)

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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Cadence推出16納米FinFET制程DDR4 PHY IP

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)于2014年5月20日宣布，立即推出基于臺(tái)積電16納米FinFET制程的DDR4 PHY IP(知識(shí)產(chǎn)權(quán))。16納米技術(shù)與Cadence創(chuàng)新的架構(gòu)相結(jié)合，可幫助客戶達(dá)到DDR4標(biāo)準(zhǔn)的最高性能，亦即達(dá)到3200Mbps的級(jí)別，相比之下，目前無論DDR3還是DDR4技術(shù)，最高也只能達(dá)到2133Mbps的性能。通過該技術(shù)，需要高內(nèi)存帶寬的服務(wù)器、網(wǎng)絡(luò)交換、存儲(chǔ)器結(jié)構(gòu)和其他片上系統(tǒng)(SoC)現(xiàn)在可以使用Cadence? DD
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海思HiSilicon擴(kuò)大采用Cadence Palladium XP平臺(tái)運(yùn)用于移動(dòng)和數(shù)字媒體SoC與ASIC開發(fā)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)于2014年5月13日宣布，海思半導(dǎo)體(HiSilicon Semi)進(jìn)一步擴(kuò)大采用Cadence? Palladium? XP 驗(yàn)證運(yùn)算平臺(tái)作為其仿真方案，運(yùn)用于移動(dòng)和數(shù)字媒體System-on-Chip (SoC) 與 ASIC開發(fā)。 　　海思提供通信網(wǎng)絡(luò)和數(shù)字媒體的ASICs 和 SoCs，包括網(wǎng)絡(luò)監(jiān)控，視頻電話，數(shù)字視頻廣播與IPTV解決方案。這些市場(chǎng)的解決方案需要高水準(zhǔn)質(zhì)量與經(jīng)得起磨練的硬件軟件驗(yàn)
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一種使用Cadence PI對(duì)PCB電源完整性的分析方法

  • 摘要：為了解決高速多層PCB的電源完整性問題，縮短其開發(fā)周期，提高其工作性能，以ARM11核心系統(tǒng)為例，提出利用Cadence PI對(duì)PCB進(jìn)行電源完整性分析的方法。通過對(duì)電源系統(tǒng)目標(biāo)阻抗分析，確定去耦電容的數(shù)值，數(shù)量以及布局;對(duì)電源平面進(jìn)行直流壓降和電流密度分析，改善PCB設(shè)計(jì)，優(yōu)化系統(tǒng)的電源完整性。利用動(dòng)態(tài)電子負(fù)載搭建的測(cè)試平臺(tái)，對(duì)電源仿真分析后制作的PCB進(jìn)行測(cè)試，系統(tǒng)電源完整性較好，表明分析的結(jié)果是有效的。 隨著現(xiàn)代高速信號(hào)的速率越來越快，信號(hào)邊緣越來越陡，芯片的供電電壓的進(jìn)一步降低，時(shí)鐘頻率和
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展訊采用Cadence Palladium XP II平臺(tái),用于移動(dòng)系統(tǒng)芯片和軟硬件聯(lián)合驗(yàn)證

  •   　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司日前宣布，展訊通信有限公司(Spreadtrum Inc.)選擇Cadence? Palladium? XP II驗(yàn)證計(jì)算平臺(tái)用于系統(tǒng)芯片(SoC)驗(yàn)證和系統(tǒng)級(jí)驗(yàn)證。展訊使用Palladium XP II的目的是為了縮短芯片的研發(fā)周期，并進(jìn)一步提高其移動(dòng)芯片開發(fā)效率。上述芯片主要用于智能手機(jī)、功能手機(jī)和消費(fèi)類電子產(chǎn)品?！　　霸诟?jìng)爭(zhēng)異常激烈的移動(dòng)手持設(shè)備市場(chǎng)上，功耗低與上市
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Xilinx與Cadence推出可擴(kuò)展虛擬平臺(tái)用于嵌入式軟件開發(fā)

  • ?　　Xilinx,?Inc.?與?Cadence?設(shè)計(jì)系統(tǒng)公司日前宣布共同合作開發(fā)了業(yè)界首個(gè)用于在硬件成型之前對(duì)基于Xilinx?Zynq?-7000可擴(kuò)展式處理平臺(tái)(EPP)系統(tǒng)進(jìn)行系統(tǒng)設(shè)計(jì)、軟件開發(fā)與測(cè)試的虛擬平臺(tái)。該方案進(jìn)一步改善了Xilinx的基于ARM?處理器平臺(tái)的開發(fā)環(huán)境，為嵌入式軟件設(shè)計(jì)師改善了開發(fā)流程，讓軟件內(nèi)容能夠驅(qū)動(dòng)硬件設(shè)計(jì)?！　　皬?008年開始，Xilinx已經(jīng)為Zynq-7000?EPP設(shè)計(jì)了一套全面的開發(fā)工
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Cadence物理驗(yàn)證系統(tǒng)通過FinFET制程認(rèn)證

  • 　　重點(diǎn)：　　·?認(rèn)證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗(yàn)證簽收的先進(jìn)技術(shù)　　·?雙方共同的客戶可通過它與Cadence?Virtuoso及Encounter平臺(tái)的無縫集成進(jìn)行版圖設(shè)計(jì)和驗(yàn)證版圖　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過了GLOBALFOUNDRIES的認(rèn)證，可用于65納米
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Cadence擴(kuò)展基于ARM系統(tǒng)驗(yàn)證解決方案

  • 　　重點(diǎn)：　　·?Cadence?加速并擴(kuò)展用于ARM??CoreLink??400?interconnect基于IP系統(tǒng)的Interconnect?Workbench解決方案，提高性能驗(yàn)證和分析速度　　·?Cadence現(xiàn)在提供ARM?Fast模型，可以和Palladium?XP?II平臺(tái)結(jié)合起來驗(yàn)證基于ARMv8的嵌入式操作系統(tǒng)　　·?現(xiàn)今可提供支持用于先進(jìn)聯(lián)網(wǎng)、存儲(chǔ)及服務(wù)器系統(tǒng)的ARM?AM
  • 關(guān)鍵字： Cadence  ARM  ARMv8  處理器  
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