楷登電子(美國Cadence公司)今日正式發(fā)布JasperGold? 形式驗證平臺擴展版，引入高級形式化驗證技術的JasperGold Superlint和Clock Domain Crossing (CDC)應用，以滿足JasperGold形式驗證技術在RTL設計領域的簽核要求。較現有驗證解決方案，Superlint和CDC應用提高了IP設計質量，后期RTL變更最高減少80%， IP開發(fā)時間縮短4周。如需了解更多關于JasperGold技術
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Cadence RTL
楷登電子(美國 Cadence 公司) 今日宣布其數字、簽核與定制/模擬工具成功在三星電子公司7LPP和8LPP工藝技術上實現。較前代高階工藝節(jié)點FinFET技術，7LPP和8LPP工藝技術不僅進一步優(yōu)化了功耗、性能和面積特性，擴展能力也更為出色。目前，客戶已經可以應用下一代技術開始早期設計?！ adence定制/模擬、數字和簽核工具全面滿足三星工藝需求，支持實現7LPP和8LPP工藝技術;三星客戶可開發(fā)各類復雜的高階節(jié)點設計，充分滿足移動市場和其他垂直市場的應用需求。
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Cadence 7LPP
作者 王瑩 近日，Cadence發(fā)布了首款面向汽車、監(jiān)控、無人機和移動市場的神經網絡DSP IP，引起了業(yè)界的關注?！adence公司Tensilica事業(yè)部資深市場群總監(jiān)Steve Roddy專程來到北京，向媒體介紹其特點?！ ≡谏窠浘W絡的器件方面，英偉達主宰了通用GPU。此次Cadence Tensilica發(fā)布的神經網絡DSP IP則是面向嵌入式芯片?！ ⊥ǔＦ渌焉痰姆桨甘敲嫦蛞粋€卷積神經網絡(CNN)層，而最新的Cadence Tensilica Vision C5 DSP由于可配置，可以面
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Cadence 神經網絡DSP IP Steve Roddy 201706
近日，Cadence發(fā)布了首款面向汽車、監(jiān)控、無人機和移動市場的神經網絡DSP?IP，引起了業(yè)界的關注?！ 嶋H上，多家公司正在推出或研制神經網絡IP、c/解決方案。Cadence的方案有何優(yōu)勢?Cadence公司Tensilica事業(yè)部資深市場群總監(jiān)Steve?Roddy為此專程來到北京，向媒體介紹其特點?！ ision?C5概況 在神經網絡的器件方面，英偉達主宰了通用GPU。此次Cadence?Tensilica發(fā)布的神經網絡DSP?IP則是面
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Cadence 芯片
楷登電子(美國Cadence公司)今日正式公布業(yè)界首款獨立完整的神經網絡DSP —Cadence? Tensilica? Vision C5 DSP，面向對神經網絡計算能力有極高要求的視覺設備、雷達/光學雷達和融合傳感器等應用量身優(yōu)化。針對車載、監(jiān)控安防、無人機和移動/可穿戴設備應用，Vision C5 DSP 1TMAC/s的計算能力完全能夠勝任所有神經網絡的計算任務。如需了解更多內容，請參訪www.cadence.co
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Cadence DSP
楷登電子(美國 Cadence 公司)今日宣布，憑借Cadence? Protium? S1 FPGA原型驗證平臺，晶晨半導體(Amlogic)成功縮短其多媒體系統(tǒng)級芯片(SoC)設計的上市時間?；赑rotium S1平臺，晶晨加速實現了軟/硬件(HW/SW)集成流程，上市時間較傳統(tǒng)軟硬件集成工藝縮短 2 個月。如需了解Protium S1 FPGA原型設計平臺的詳細內容，請訪問www.cadence
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Cadence Protium
楷登電子(美國Cadence公司)今日正式發(fā)布針對7nm工藝的全新Virtuoso® 先進工藝節(jié)點平臺。通過與采用7nm FinFET工藝的早期客戶展開緊密合作，Cadence成功完成了Virtuoso定制設計平臺的功能拓展，新平臺能幫助客戶管理由于先進工藝所導致的更復雜的設計以及特殊的工藝效應。新版Virtuoso先進工藝平臺同樣支持所有主流FinFET先進節(jié)點，性能已得到充分認證;同時提高了7nm工藝的設計效率。
為了應對7nm設計的眾多技術挑戰(zhàn)，Virtuoso先進工藝平臺提供豐富
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Cadence Virtuoso
PCB設計軟件就是以電路原理圖為根據，實現電路設計所需的功能。電路板的設計主要指版圖設計，需要考慮元器件和連線的整體布局，包括內部電子元件的優(yōu)化布局;金屬連線和通孔的優(yōu)化布局;電磁防護;散熱等各種因素。優(yōu)秀的PCB設計能夠達到良好的電路性能和散熱性能，節(jié)約生產成本。PCB設計需要借助計算機輔助設計(EDA)實現。下面介紹幾款國內流行的PCB設計軟件。
Protel/Altium Designer
國內低端設計的主流，簡單易學，適合初學者。國內使用protel還是有相當有市場，畢竟小公司
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PADS Cadence
楷登電子(美國 Cadence 公司)今日正式發(fā)布Pegasus?驗證系統(tǒng)，該云計算(cloud-ready)大規(guī)模并行物理簽核解決方案將助工程師縮短先進節(jié)點IC的上市時間。Pegasus?驗證系統(tǒng)解決方案是全流程Cadence數字設計與簽核套件的新成員，可擴展至數百CPU，設計規(guī)則檢查(DRC)性能最高可提升10倍，周轉時間較上一代Cadence? 解決方案由數日降至數小時。如需了解Pegasus驗證系統(tǒng)的詳細內容，請參訪www.cadence.com/go/pegas
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Cadence Pegasus
楷登電子(美國 Cadence 公司，NASDAQ: CDNS)今日正式宣布與臺灣積體電路制造股份有限公司(TSMC)取得的多項合作成果，進一步強化面向移動應用與高性能計算(HPC)平臺的7nm FinFET工藝創(chuàng)新。Cadence? 數字簽核與定制/模擬電路仿真工具獲得TSMC 7nm工藝 v1.0設計規(guī)則手冊(DRM)認證及SPICE認證。合作期間，Cadence開發(fā)了包括多種解決方案的全新工藝設計包(PDK)，進一步實現功耗、
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Cadence 7nm
楷登電子(美國 Cadence 公司)今日正式公布其與臺灣積體電路制造股份有限公司(TSMC)全新12nm FinFET緊湊型(12FFC)工藝技術開發(fā)的合作內容。憑借Cadence? 數字與Signoff解決方案、定制/模擬電路仿真解決方案及IP，系統(tǒng)級芯片(SoC)設計師可以利用12FFC工藝開發(fā)正在快速發(fā)展的中端移動和高端消費電子應用。上述應用對PPA性能(功耗、性能和面積)的要求更高，為此，Cadence正與12FFC工藝的早期客戶開展緊密合作。 Ca
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Cadence TSMC
楷登電子(美國 Cadence 公司)今日宣布，將與移動IoT公司CommSolid展開合作，為超低功耗移動通訊環(huán)境開發(fā)度身定制的全新基帶 IP，并結合最新發(fā)布的 3GPP 窄頻帶物聯(lián)網(NB-IoT)通訊標準，發(fā)力迅速發(fā)展的移動IoT市場?！ ommSolid將單顆Cadence? Tensilica? Fusion F1 DSP與其最新CSN130基帶解決方案集成，用于超低功率modem運行;以及包括語音觸
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Cadence NB-IoT
楷登電子(美國 Cadence 公司)今日宣布，Methods2Business(M2B)的全新Wi-Fi HaLow? MAC IP搭載Cadence? Tensilica? Fusion F1 DSP。該可授權IP為智能家居、智能城市和工業(yè)應用領域的SoC量身打造，是采用電池供電傳感器節(jié)點的理想解決方案。憑借Fusion F1 DSP，M2B得以在實現IEEE 802.11ah&
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Cadence Wi-Fi
EDA是IC 設計必需的、也是最重要的武器。隨著IC設計復雜度的提升，新工藝的發(fā)展，EDA行業(yè)有非常大的發(fā)展空間。
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EDA Cadence
楷登電子(美國?Cadence?公司)今日發(fā)布全新基于FPGA的Protium??S1原型驗證平臺。借由創(chuàng)新的實現算法，平臺可顯著提高工程生產效率。Protium?S1與Cadence??Palladium??Z1企業(yè)級仿真平臺前端一致，初始設計啟動速度較傳統(tǒng)FPGA原型平臺提升80%。Protium?S1采用Xilinx??Virtex??UltraScale??FPGA技術，設計容量比上一代平臺提升
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Cadence Protium S1
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