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Cadence發(fā)布業(yè)界首款已通過(guò)產(chǎn)品流片驗(yàn)證的Xcelium并行仿真平臺(tái)

  • 　　楷登電子(美國(guó) Cadence 公司)今日發(fā)布業(yè)界首款已通過(guò)產(chǎn)品流片的第三代并行仿真平臺(tái)Xcelium? 。基于多核并行運(yùn)算技術(shù)，Xcelium? 可以顯著縮短片上系統(tǒng)(SoC)面市時(shí)間。較Cadence上一代仿真平臺(tái)，Xcelium? 單核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence? Xcelium仿真平臺(tái)已經(jīng)在移動(dòng)、圖像、服務(wù)器、消費(fèi)電子、物聯(lián)網(wǎng)(IoT)和汽車(chē)等多個(gè)領(lǐng)域的早期用戶(hù)中得到了成功應(yīng)用，并通過(guò)產(chǎn)品流
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Cadence與西安電子科技大學(xué)攜手共建集成電路設(shè)計(jì)培訓(xùn)中心

  • 　　楷登電子(美國(guó) Cadence 公司)與西安電子科技大學(xué)共同宣布，Cadence將與西安電子科技大學(xué)攜手共建集成電路設(shè)計(jì)培訓(xùn)中心(下稱(chēng)“聯(lián)合培訓(xùn)中心”)，并在西安電子科技大學(xué)隆重舉行了西電、CSIP、Cadence戰(zhàn)略合作會(huì)議暨聯(lián)合培訓(xùn)中心揭牌儀式。西安電子科技大學(xué)副校長(zhǎng)李建東和Cadence全球副總裁兼亞太區(qū)總裁石豐瑜先生，與陜西省工業(yè)和信息化廳電子信息處處長(zhǎng)高翔和工業(yè)和信息化部軟件與集成電路促進(jìn)中心集成電路處負(fù)責(zé)人霍雨濤共同為聯(lián)合培訓(xùn)中心進(jìn)行揭牌。在揭牌儀式之后，西安電子科
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展訊使用Cadence Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)加速設(shè)計(jì)效率

  • 益華電腦(Cadence Design Systems, Inc.)宣布，展訊通訊(上海)公司(Spreadtrum Communications (Shanghai) Co., Ltd.,)運(yùn)用全新的 Cadence Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，大幅縮短數(shù)百
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加強(qiáng)產(chǎn)業(yè)協(xié)作，布局生態(tài)創(chuàng)新 ARM宣布在中國(guó)重慶多項(xiàng)戰(zhàn)略合作

  • 　　ARM?今日宣布加強(qiáng)在中國(guó)的戰(zhàn)略部署，與重慶市政府、重慶仙桃數(shù)據(jù)谷達(dá)成多項(xiàng)協(xié)議，建立合作計(jì)劃，共同推進(jìn)重慶仙桃數(shù)據(jù)谷電子產(chǎn)業(yè)創(chuàng)新生態(tài)圈建設(shè)。當(dāng)日，雙方共同為位于仙桃數(shù)據(jù)谷的ARM生態(tài)產(chǎn)業(yè)園揭幕;并宣布成立重慶地區(qū)ARM生態(tài)集成電路人才培養(yǎng)與產(chǎn)學(xué)研協(xié)同創(chuàng)新聯(lián)盟，建立重慶ARM生態(tài)產(chǎn)業(yè)技術(shù)人才實(shí)訓(xùn)中心;此外，由ARM和中科創(chuàng)達(dá)共同投資的創(chuàng)業(yè)加速器安創(chuàng)空間宣布其重慶公司開(kāi)業(yè)，正式落戶(hù)重慶仙桃數(shù)據(jù)谷ARM生態(tài)產(chǎn)業(yè)園?！　?nbsp;   　　    　　A
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Cadence發(fā)布完整數(shù)字與簽核參考流程用于Imagination Technologies公司PowerVR Series7 GPU

  • 　　Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，正式交付完整的數(shù)字與簽核參考流程，用于Imagination Technologies (IMG.L)公司PowerVR Series7圖形處理單元(GPU)。采用此高度集成的Cadence® 參考流程，550萬(wàn)實(shí)例的完整合成與設(shè)計(jì)實(shí)現(xiàn)可在2.5天完成。對(duì)比上一代Cadence設(shè)計(jì)流程，產(chǎn)品開(kāi)發(fā)設(shè)計(jì)時(shí)間縮短1倍以上。同時(shí)，采納新參考流程后，芯片面積平均縮小3%，Imagination最復(fù)雜的組塊面積可縮小達(dá)7%。 　　此參考流程操作簡(jiǎn)單，僅需單次執(zhí)行;同時(shí)
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仿真加速劃時(shí)代的產(chǎn)品——Palladium Z1企業(yè)級(jí)仿真平臺(tái)發(fā)布

  • 　　Cadence作為全球EDA電子設(shè)計(jì)自動(dòng)化領(lǐng)導(dǎo)廠(chǎng)商，其Palladium平臺(tái)自2001年推出以來(lái)，給眾多系統(tǒng)芯片開(kāi)發(fā)商在提高設(shè)計(jì)水平、驗(yàn)證以前無(wú)法實(shí)現(xiàn)的性能與擴(kuò)展性方面帶來(lái)了巨大的幫助。今天，Cadence正式推出Cadence Palladium Z1企業(yè)級(jí)硬件仿真加速平臺(tái)?！　alladium Z1：業(yè)內(nèi)第一個(gè)數(shù)據(jù)中心級(jí)硬件仿真加速器　　據(jù)介紹，這是業(yè)內(nèi)第一個(gè)數(shù)據(jù)中心級(jí)硬件仿真加速器，仿真處理能力是上一代產(chǎn)品(Palladium XP II)的5
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三大新技術(shù)能否改善IC設(shè)計(jì)中的功耗、性能和面積？

  • 　　兩岸的IC設(shè)計(jì)公司在先進(jìn)制程節(jié)點(diǎn)晶片設(shè)計(jì)和其復(fù)雜度的進(jìn)展令全球半導(dǎo)體界矚目。于此同時(shí)，對(duì)領(lǐng)先EDA工具的需求也持續(xù)上升。 　　Cadence在今年上半年推出了Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，稱(chēng)其為新一代的實(shí)體設(shè)計(jì)實(shí)現(xiàn)解決方案，使系統(tǒng)開(kāi)發(fā)人員能夠在先進(jìn)的16/14/10奈米FinFET制程以及其他成熟的制程節(jié)點(diǎn)上交付最佳功耗、性能和面積(PPA)指標(biāo)的設(shè)計(jì)。 　　2015年10月中旬，我拜訪(fǎng)了Cadence位于美國(guó)矽谷的總部，與Cadence公司設(shè)計(jì)實(shí)作產(chǎn)品事業(yè)部的產(chǎn)品管理總監(jiān)Vinay Patward
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Cadence中國(guó)用戶(hù)大會(huì) CDNLive八月上海盛大召開(kāi)

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司 (Cadence Design Systems, Inc.)宣布：將于8月13日(星期四)在上海浦東嘉里大酒店舉辦一年一度的中國(guó)用戶(hù)大會(huì)——CDNLive China 2015!以“聯(lián)結(jié)，分享，啟發(fā)!”為主題的CDNLive大會(huì)將集聚超過(guò)700位IC行業(yè)從業(yè)者，包括IC設(shè)計(jì)工程師、系統(tǒng)開(kāi)發(fā)者與業(yè)界專(zhuān)家，將分享重要半導(dǎo)體設(shè)計(jì)領(lǐng)域的解決方案和成功經(jīng)驗(yàn)，讓參與者獲得知識(shí)、靈感與動(dòng)力，并為實(shí)現(xiàn)高階半導(dǎo)體芯片、S
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下一代Cadence JasperGold 效能增15倍

  • 　　益華電腦(Cadence)推出下一代Cadence JasperGold形式驗(yàn)證平臺(tái)，此新型形式驗(yàn)證解決方案將Cadence Incisive形式與JasperGold技術(shù)整合為單一平臺(tái)，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統(tǒng)開(kāi)發(fā)套裝(Cadence System Development Suite)后，JasperGold技術(shù)可縮短驗(yàn)證時(shí)程達(dá)3個(gè)月。 　　   　　JasperGold形式(formal)與形式輔助技術(shù)整合至Cadence系統(tǒng)開(kāi)發(fā)套
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Cadence推出Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)周轉(zhuǎn)時(shí)間減少最高達(dá)10倍，并交付最佳品質(zhì)的結(jié)果

  • 　　Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，這是新一代的物理設(shè)計(jì)實(shí)現(xiàn)解決方案，使系統(tǒng)芯片(system-on-chip，SoC)開(kāi)發(fā)人員能夠在加速上市時(shí)間的同時(shí)交付最佳功耗、性能和面積(PPA)指標(biāo)的的設(shè)計(jì)。Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)由具備突破性?xún)?yōu)化技術(shù)所構(gòu)成的大規(guī)模的并行架構(gòu)所驅(qū)動(dòng)，在先進(jìn)的16/14/10納米FinFET工藝制程和其他成熟的制程節(jié)點(diǎn)上通常能提升10%到20%的功耗、性能和面
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燦芯半導(dǎo)體運(yùn)用Cadence數(shù)字設(shè)計(jì)實(shí)現(xiàn)和Signoff工具，提升了4個(gè)SoC設(shè)計(jì)項(xiàng)目的質(zhì)量并縮短了上市時(shí)間

  • 　　Cadence今天宣布燦芯半導(dǎo)體(Brite Semiconductor Corporation)運(yùn)用Cadence® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)和signoff工具，完成了4個(gè)28nm系統(tǒng)級(jí)芯片(SoC)的設(shè)計(jì)，相比于先前的設(shè)計(jì)工具，使其產(chǎn)品上市時(shí)間縮短了3周。通過(guò)使用Cadence設(shè)計(jì)工具，燦芯半導(dǎo)體的設(shè)計(jì)項(xiàng)目實(shí)現(xiàn)了提升20%的性能和節(jié)省10%的功耗。 　　燦芯半導(dǎo)體使用Cadence Encounter® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)用于物理實(shí)現(xiàn)、Cadence Voltus™ IC電源完整
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Cadence與海思在FinFET設(shè)計(jì)領(lǐng)域擴(kuò)大合作

  • 　　益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數(shù)位媒體晶片組供應(yīng)商海思半導(dǎo)體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設(shè)計(jì)領(lǐng)域大幅擴(kuò)增采用Cadence 數(shù)位與客制/類(lèi)比流程，并于10奈米和7奈米制程的設(shè)計(jì)流程上密切合作。 　　海思半導(dǎo)體也廣泛使用Cadence數(shù)位和客制/類(lèi)比驗(yàn)證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權(quán)，將于矽中介層基底(silicon interp
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淺談PCB設(shè)計(jì)從淺到深設(shè)計(jì)

  • 　　曾經(jīng)看到電腦主板的PCB的時(shí)候，心里想能自己畫(huà)出來(lái)是多么棒的一件事情。后來(lái)接觸到protel99se就步入了畫(huà)板子的隊(duì)伍，之后altium 、cadence等等。隨著畫(huà)板子的經(jīng)歷積累，發(fā)現(xiàn)需要注意的事項(xiàng)越來(lái)越多。一塊好的PCB板子不是將連線(xiàn)連通就行，置于其中的故事，容我慢慢道來(lái)。 　　第一、大多數(shù)PCB的設(shè)計(jì)師都是是精通電子元器件的工作原理，知道其相互影響，更明白構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。一個(gè)優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線(xiàn)的人，而后者對(duì)最終電路板的成敗起到
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Cadence IP組合和工具支持臺(tái)積電新的超低功耗平臺(tái)

  • 　　全球知名的電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計(jì)工具可支持臺(tái)積電全新的超低功耗(ULP)技術(shù)平臺(tái)。該ULP平臺(tái)涵蓋了提供多種省電方式的多個(gè)工藝節(jié)點(diǎn)，以利于最新的移動(dòng)和消費(fèi)電子產(chǎn)品的低功耗需求。 　　為加速臺(tái)積電超低功耗平臺(tái)的技術(shù)發(fā)展，Cadence將包括存儲(chǔ)器、接口及模擬功能的設(shè)計(jì)IP遷移到此平臺(tái)。使用Cadence TensilicaÒ數(shù)據(jù)平面處理器，客戶(hù)可以從超低功耗平臺(tái)受益于各種低功耗DSP應(yīng)用，包括影像、永遠(yuǎn)在線(xiàn)的語(yǔ)音、面部識(shí)
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Cadence為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合

  • 　　全球知名的電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今日宣布為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。 　　目前在開(kāi)發(fā)16 FF+工藝的過(guò)程中，Cadence的IP產(chǎn)品組合包括了在開(kāi)發(fā)先進(jìn)制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲(chǔ)和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過(guò)測(cè)試芯片測(cè)試。有關(guān)IP
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cadence?介紹

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